存储器件及其操作方法

相关申请的交叉引用

本申请要求于2023年1月10日在韩国知识产权局提交的韩国专利申请No.10-2023-0003726的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。

技术领域

本文描述的本公开的实施例涉及一种半导体器件，更具体地，涉及一种存储器件及其操作方法。

背景技术

半导体器件可以包括：易失性存储器，其中当电源被关断时存储的数据泄露，诸如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)；并且可以包括非易失性存储器，其中当电源被关断时存储的数据被保持，诸如闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)或铁电RAM(FRAM)。

DRAM被广泛地用作移动装置和/或计算机装置中的系统存储器。DRAM装置可以包括用于改进存储的数据的可靠性的纠错码(ECC)电路。例如，ECC电路可以具有预定水平的纠错能力。然而，存在不能纠正在DRAM中发生的特定模式的错误的情况。

发明内容

本公开的实施例提供了一种具有改进的可靠性的存储器件及其操作方法。

根据本公开的实施例，一种存储器件包括：ECC电路，所述ECC电路对输入数据执行ECC编码以生成写入数据；以及存储单元阵列，所述存储单元阵列包括存储所述写入数据的多个存储单元，并且所述ECC电路包括：数据拆分器，所述数据拆分器将所述输入数据拆分成第一子数据和第二子数据；第一ECC编码器，所述第一ECC编码器对所述第一子数据执行ECC编码以生成第一子奇偶校验数据；第二ECC编码器，所述第二ECC编码器对所述第二子数据执行ECC编码以生成第二子奇偶校验数据；以及数据加扰器，所述数据加扰器基于所述存储单元阵列的结构对所述第一子数据、所述第二子数据、所述第一子奇偶校验数据和所述第二子奇偶校验数据执行数据加扰操作以生成所述写入数据。

根据本公开的实施例，一种存储器件包括：多个存储单元，所述多个存储单元连接到第一字线并且分别连接到多条位线；第一局部读出放大器，所述第一局部读出放大器连接到所述多条位线中的第一位线并且响应于第一列选择信号而工作；第二局部读出放大器，所述第二局部读出放大器连接到所述多条位线中的第二位线并且响应于所述第一列选择信号而工作；以及ECC电路，所述ECC电路将输入数据拆分成第一子数据和第二子数据，对所述第一子数据执行第一ECC编码以生成第一数据码，对所述第二子数据执行第二ECC编码以生成第二数据码，并且基于所述第一数据码和所述第二数据码生成写入数据，并且所述写入数据被存储在所述多个存储单元中，并且所述多个存储单元当中的连接到所述第一位线的第一存储单元存储与所述第一数据码相对应的第一2位符号和与所述第二数据码相对应的第二2位符号。

根据本公开的实施例，一种操作包括连接到第一字线并且分别连接到多条位线的多个存储单元的存储器件的方法包括：将输入数据分成多个子数据；对所述多个子数据中的每一个子数据执行ECC编码以生成多个第一数据码；对所述多个第一数据码执行数据加扰操作以生成写入数据；以及将所述写入数据存储在所述多个存储单元中，并且所述存储器件包括：第一局部读出放大器，所述第一局部读出放大器连接到所述多条位线中的第一位线并且响应于第一列选择信号而工作，并且所述多个存储单元当中的连接到所述第一位线的第一存储单元存储与所述多个第一数据码当中的数据码相对应的2位符号。

附图说明

提供了每个附图的详细描述，以促进对在本公开的详细描述中参考的附图的更透彻理解。

图1是图示了根据本公开的实施例的存储器件的框图。

图2是图示了根据实施例的存储单元阵列的图。

图3A和图3B是用于描述根据实施例的ECC电路的操作的图。

图4是图示了根据实施例的图1的存储器件的ECC电路的框图。

图5是用于描述图4的ECC电路的操作的图。

图6是图示了在其中写入图5的写入数据的存储单元阵列的部分区域的图。

图7是图示了根据实施例的图1的ECC电路的框图。

图8和图9是用于描述由图7的ECC电路执行的ECC译码的操作的图。

图10和图11是用于描述根据存储单元阵列的结构的数据加扰(scrambling)操作的图。

图12是图示了根据实施例的图1的ECC电路的框图。

图13是用于描述根据实施例的将由图12的ECC电路生成的写入数据存储在存储单元阵列中的操作的图。

图14是图示了根据实施例的图1的ECC电路的框图。

图15是用于描述根据实施例的将由图14的ECC电路生成的写入数据存储在存储单元阵列中的操作的图。

图16是图示了根据实施例的图1的ECC电路的框图。

图17和图18是图示了根据实施例的在其中存储由图16的ECC电路生成的写入数据的存储单元阵列的各种配置的图。

图19是图示了根据实施例的ECC编码的操作的流程图。

图20是图示了根据实施例的ECC译码的操作的流程图。

图21是图示了根据本公开的实施例的存储器件的框图。

图22是图示了根据本公开的实施例的存储器系统的框图。

图23A和图23B是图示了根据本公开的实施例的存储器系统的框图。

图24是图示了根据本公开的实施例的系统4000的图。

具体实施方式

在下文中，详细地描述本公开的实施例，使得本领域的普通人员可以容易地理解并实现本公开的一个或更多个实施例。

根据本公开的一个或更多个实施例，存储器件的ECC电路可以基于存储单元阵列的结构将输入数据拆分成多个子数据，并且可以对多个子数据中的每一个子数据执行ECC编码，以生成多个子奇偶校验数据。ECC电路可以通过对多个子数据和多个子奇偶校验数据执行数据加扰操作来生成写入数据。在这种情况下，写入数据可以被生成为使得每个子数据的一个2位符号被存储在与一个局部读出放大器相对应的存储单元中。这样，当发生特定模式的错误时，由于可以针对每个拆分后的子数据纠正2位符号错误，所以也可以正常地纠正特定模式的错误。

图1是图示了根据本公开的实施例的存储器件的框图。参考图1，存储器件100可以包括存储单元阵列110、命令和地址(CA)缓冲器120、地址译码器130、命令译码器140、控制逻辑电路150、全局读出放大器和写入驱动器160、输入/输出电路170以及纠错码(ECC)电路180。在实施例中，存储器件100可以是动态随机存取存储器(DRAM)器件，但是本公开的范围不限于此。

存储单元阵列110可以包括多个存储单元。多个存储单元可以在行方向和列方向上对齐，并且可以连接到字线和位线。在实施例中，多个存储单元中的每一个存储单元可以是包括存取晶体管和存储电容器的DRAM单元。在实施例中，多条字线可以由X译码器(或行译码器)(X-DED)驱动，并且多条位线可以由Y译码器(或列译码器)(Y-DEC)驱动。

CA缓冲器120可以被配置为从外部装置(例如，存储器控制器)接收命令/地址CA并且缓冲所接收到的信号。

地址译码器130可以从CA缓冲器120接收地址ADDR并且可以对所接收到的地址ADDR进行译码。地址译码器130可以基于译码结果控制存储单元阵列110的字线。例如，存储单元阵列110的字线可以连接到行译码器X-DEC。地址译码器130可以通过控制行译码器X-DEC来控制存储单元阵列110的字线。地址译码器130可以基于译码结果控制存储单元阵列110的位线或全局输入/输出线GIO。例如，地址译码器130可以基于译码结果生成列选择信号，并且列译码器Y-DEC可以基于列选择信号控制或者选择连接到存储单元阵列110的多条位线。

命令译码器140可以对存储在CA缓冲器120中的命令CMD进行译码。控制逻辑电路150可以基于命令译码器140的译码结果控制存储器件100的组件。例如，当存储在CA缓冲器120中的命令信号是写入命令时，控制逻辑电路150可以响应于命令译码器140的译码结果来控制全局读出放大器和写入驱动器160的操作(即，激活写入驱动器)，使得通过输入/输出电路170接收到的数据“DATA”被写入在存储单元阵列110中。或者，当存储在CA缓冲器120中的命令信号为读取命令时，控制逻辑电路150可以响应于命令译码器140的译码结果来控制全局读出放大器和写入驱动器160的操作(即，激活读出放大器)，使得存储在存储单元阵列110中的数据被读取。

全局读出放大器和写入驱动器160可以在控制逻辑电路150的控制下将数据存储在存储单元阵列110中或者可以读取存储在存储单元阵列110中的数据。在实施例中，全局读出放大器和写入驱动器160可以通过全局输入/输出线GIO连接到存储单元阵列110。

输入/输出电路170可以通过数据线和数据选通线DQ/DQS与外部装置(例如，存储器控制器)交换数据“DATA”。

在写入操作中，ECC电路180被配置为纠正要存储在存储单元阵列110中的数据中的错误。例如，ECC电路180可以通过对要存储在存储单元阵列110中的第一数据执行ECC编码来生成奇偶校验数据。所生成的奇偶校验数据可以与第一数据一起被存储在存储单元阵列中。在读取操作中，ECC电路180可以被配置为基于从存储单元阵列110读取的第一数据和奇偶校验数据执行ECC译码，以纠正所读取的第一数据中的错误。

ECC电路180可能无法纠正超过预定水平的错误。例如，ECC电路180可以基于单2位符号纠错(single 2-bit-symbol error correction，S2EC)码执行纠错操作。在这种情况下，ECC电路180可以纠正目标数据的1位随机错误或2位符号错误。2位符号错误指示目标数据的位当中的相邻2位。例如，当目标数据是[b1、b2、b3、b4、b5、b6、b7和b8]的位串时，2位符号可以指示[b1和b2]、[b3和b4]、[b5和b6]或[b7和b8]。即，当在[b1和b2]、[b3和b4]、[b5和b6]以及[b7和b8]的一个2位符号中发生错误时，ECC电路180使用S2EC码来纠正目标数据的错误。然而，上面描述的2位符号不限于此，并且可以包括相邻位的其他组合，并且位串可以大于或小于上面描述的8位位串。

在实施例中，根据存储单元阵列110的结构，在存储在存储单元阵列110中的数据中可能发生各种模式的错误。例如，当由于存储单元阵列110的结构而发生错误时，在目标数据中可能发生具有特定模式的4位错误。根据本公开的实施例，ECC电路180可以将目标数据拆分成多个子数据，并且可以对多个子数据中的每一个子数据执行单独的ECC编码/译码，从而纠正在目标数据中发生的特定模式的错误。将参考以下附图更详细地描述根据本公开的实施例的ECC电路180的配置和操作。

图2是图示了根据实施例的图1的存储单元阵列的图。为了附图简洁，在图2中，图示了存储单元阵列110的一些配置，但是本公开的范围不限于此。

参考图1和图2，存储单元阵列110可以包括多个子存储单元阵列SMA11至SMA23(为了描述方便，在下文中被称为“子阵列”)、多个子字线驱动器SWD11至SWD24、以及多个局部读出放大器LSA11至LSA33。

多个子阵列SMA11至SMA23中的每一者可以包括多个存储单元。多个存储单元中的每一个存储单元可以连接到字线和位线。例如，第十一子阵列SMA11可以包括多个存储单元，并且所述多个存储单元可以连接到字线WL1至WL8和位线BL1至BL8。其余的子阵列SMA12至SMA23也可以具有与第十一子阵列SMA11的结构类似的结构，并且将省略对其的详细描述以避免冗余。

多个子字线驱动器SWD11至SWD24中的每一者可以位于多个子阵列SMA11至SMA23中的两个子阵列中的每一者的一侧，并且可以被配置为控制或者驱动相邻的子阵列的字线中的一些字线。例如，每个子阵列SMA11至SMA23可以在子阵列的两个相应的相对侧具有SWD11和SWD24当中的两个子字线驱动器。例如，第十一子字线驱动器SWD11位于第十一子阵列SMA11的第一侧，并且可以被配置为驱动第二字线WL2、第四字线WL4、第六字线WL6和第八字线WL8。第十二子字线驱动器SWD12位于与第十一子阵列SMA11的第一侧相对的第二侧，并且可以被配置为驱动第一字线WL1、第三字线WL3、第五字线WL5和第七字线WL7。在实施例中，第十二子字线驱动器SWD12可以进一步被配置为驱动相邻的第十二子阵列SMA12的字线中的一些字线(例如，奇数字线)。其余的子字线驱动器SWD13至SWD24也可以具有与第十一子字线驱动器SWD11或第十二子字线驱动器SWD12的那些结构类似的结构，并且将省略对其的详细描述以避免冗余。

多个局部读出放大器LSA11至LSA33可以定位成使得例如一个局部读出放大器相对于多个子阵列SMA11至SMA23当中的子陈列位于另一局部读出放大器的相对侧，并且多个局部读出放大器LSA11至LSA33中的每一者可以被配置为控制或者驱动相邻的子阵列的位线中的一些位线。例如，第十一局部读出放大器LSA11位于第十一子阵列SMA11的第三侧，并且可以被配置为控制第一位线BL1、第三位线BL3、第五位线BL5和第七位线BL7。第二十一局部读出放大器LSA21位于第十一子阵列SMA11的面对第三侧的第四侧，并且可以被配置为控制第二位线BL2、第四位线BL4、第六位线BL6和第八位线BL8。在实施例中，第二十一局部读出放大器LSA21可以被配置为控制相邻的第二十一子阵列SMA21的位线中的一些位线(例如，偶数位线)。其余的局部读出放大器LSA12、LSA13和LSA22至LSA33可以具有与第十一局部读出放大器LSA11或第二十一局部读出放大器LSA21的结构类似的结构，并且将省略对其的详细描述以避免冗余。多个局部读出放大器LSA11至LSA33中的每一者可以通过全局输入/输出线GIO连接到全局读出放大器和写入驱动器160。诸如“第一”、“第二”、“第三”、“第十一”、“第二十一”等的序数可以简单地用作某些元件、步骤等的标签，以将此类元件、步骤等彼此区分开。在说明书中未使用“第一”、“第二”等描述的术语在权利要求中可以仍然被称为“第一”或“第二”。另外，用特定序数(例如，特定权利要求中的“第一”)引用的术语可以在别处用不同序数(例如，说明书或不同权利要求集中的另一权利要求中的“第二”)来描述。例如，出于命名目的，标记有“11”、“21”、“28”、“38”等的某些组件可以被简单地描述为“第十一”、“第二十一”、“第二十八”和“第三十八”，并且这些组件在一系列元件内的序数值方面可以不是第十一组件、第二十一组件、第二十八组件和第三十八组件(例如，标记有“11”的组件在术语或组件之间的序数关系方面可以实际是第一组件)。

在实施例中，多个子字线驱动器SWD11至SWD24可以在行译码器X-DEC的控制下工作。例如，多个子字线驱动器SWD11至SWD24可以在行译码器X-DEC的控制下激活多条字线当中的选定字线。

多个局部读出放大器LSA11至LSA33可以在列译码器Y-DEC的控制下工作。例如，在列译码器Y-DEC的控制下，多个局部读出放大器LSA11至LSA33可以控制选定位线的电压或者可以读出选定位线的电压变化。在实施例中，多个局部读出放大器LSA11至LSA33可以分别响应于列选择信号而工作。

例如，多个局部读出放大器LSA11至LSA33当中的位于相同的第一列中的第十一局部读出放大器LSA11、第二十一局部读出放大器LSA21和第三十一局部读出放大器LSA31响应于第一列选择信号CSL1而工作，位于相同的第二列中的第十二局部读出放大器LSA12、第二十二局部读出放大器LSA22和第三十二局部读出放大器LSA32可以响应于第二列选择信号CSL2而工作，并且位于相同的第三列中的第十三局部读出放大器LSA13、第二十三局部读出放大器LSA23和第三十三个局部读出放大器LSA33可以响应于第三列选择信号CSL3而工作。

参考图2描述的存储单元阵列110的结构是为了描述方便的简单示例，并且本公开的范围不限于此。例如，存储单元阵列110可以包括多个额外的子阵列，并且一个子阵列可以包括多个额外的存储单元。

图3A和图3B是用于描述ECC电路的操作的图。参考图3A和图3B，ECC电路ECC可以包括ECC编码器和ECC译码器。ECC编码器可以通过对16位输入数据dt_in执行ECC编码来生成8位奇偶校验数据pr。在实施例中，可以基于(24,16)S2EC码执行ECC编码。在这种情况下，(24,16)S2EC码可以是被配置为使用总共24位来纠正关于16位输入数据的1位随机错误和2位符号错误的码。当基于(24,16)S2EC码执行ECC编码时，可以生成关于16位输入数据的8位奇偶校验数据。

16位输入数据dt_in和8位奇偶校验数据pr可以作为24位写入数据dt_wr被写入到存储单元阵列110中。假定24位写入数据dt_wr被存储在图2的存储单元阵列110中的连接到字线的存储单元(例如，作为图2中的一个示例，连接到字线WL1至WL8的第十一子阵列SMA11、第十二子阵列SMA12和第十三子阵列SMA13)中。在这种情况下，可以如图3B所图示的那样将写入数据dt_wr写入到存储单元阵列110中。

例如，输入数据dt_in可以包括第一数据位d1至第十六位数据位d16，并且奇偶校验数据pr可以包括第一奇偶校验位p1至第八奇偶校验位p8。第一数据位d1至第八数据位d8可以被分别存储在连接到第十一位线BL11至第十八位线BL18的存储单元中，并且第九数据位d9至第十六数据位d16可以被分别存储在连接到第二十一位线BL21至第二十八位线BL28的存储单元中，并且第一奇偶校验位p1至第八奇偶校验位p8可以被分别存储在连接到第三十一位线BL31至第三十八位线BL38的存储单元中。在此示例中，对于每个码字示出了总共24位(例如，每个16位输入数据dt_in与其相应的8位奇偶校验数据pr组合)，其使用24条位线被写入到存储单元。

返回参考图3A，ECC译码器可以对从存储单元阵列110读取的24位读取数据dt_rd执行ECC译码以输出16位输出数据dt_out。16位输出数据dt_out可以是纠错后的数据。

例如，如图3B所示，第十一位线BL11、第十三位线BL13、第十五位线BL15和第十七位线BL17(例如，第一组位线)可以连接到第一上局部读出放大器LSAu1，并且第十二位线BL12、第十四位线BL14、第十六位线BL16和第十八位线BL18(例如，第二组位线)可以连接到第一下局部读出放大器LSAd1。第二十一位线BL21、第二十三位线BL23、第二十五位线BL25和第二十七位线BL27(例如，第三组位线)可以连接到第二上局部读出放大器LSAu2，并且第二十二位线BL22、第二十四位线BL24、第二十六位线BL26和第二十八位线BL28(例如，第四组位线)可以连接到第二下局部读出放大器LSAd2。第三十一位线BL31、第三十三位线BL33、第三十五位线BL35和第三十七位线BL37(例如，第五组位线)连接到第三上局部读出放大器LSAu3，并且第三十二位线BL32、第三十四位线BL34、第三十六位线BL36和第三十八位线BL38(例如，第六组位线)可以连接到第三下局部读出放大器LSAd3。

第一上局部读出放大器LSAu1和第一下局部读出放大器LSAd1可以响应于第一列选择信号CSL1而工作，第二上局部读出放大器LSAu2和第二下局部读出放大器LSAd2可以响应于第二列选择信号CSL2而工作，并且第三上局部读出放大器LSAu3和第三下局部读出放大器LSAd3可以响应于第三列选择信号CSL3而工作。例如，一个局部读出放大器可以包括被配置为响应于至少一个列选择信号而工作的一个或更多个读出放大电路。

当第一上局部读出放大器LSAu1至第三上局部读出放大器LSAu3和第一下局部读出放大器LSAd1至第三下局部读出放大器LSAd3工作时，存储在存储单元中的第一数据位d1至第十六数据位d16和第一奇偶校验位p1至第八奇偶校验位p8可以被读取为读取数据dt_rd。

在一个示例中，假定在第一数据位d1和第二数据位d2中发生错误。在这种情况下，由于ECC译码器基于(24,16)S2EC码执行ECC译码，所以可以纠正第一数据位d1和第二数据位d2的错误(即，2位符号错误)。

在实施例中，在图3B所图示的结构中，可能发生特定模式的4位错误。例如，当在第一上局部读出放大器LSAu1中发生结构缺陷时，可能在第一数据位d1、第三数据位d3、第五数据位d5和第七数据位d7中发生错误。在这种情况下，因为关于第一数据位d1、第三数据位d3、第五数据位d5和第七数据位d7的错误不是1位错误或2相邻位符号错误，所以无法纠正这些错误。

如上所述，由于存储单元阵列110的结构特性而导致的特定模式的错误可能发生，并且用于解决此类错误的纠错方法或技术是所希望的。

图4是图示了图1的存储器件的ECC电路的框图。在下文中，为了描述方便，各种数据的位将被描述为具有特定编号。然而，将理解，本公开的范围不限于此，并且可以基于存储器件100的结构特性不同地修改各种数据中的每一个数据的位数目。

参考图1和图4，ECC电路180可以包括数据拆分器(data splitter)181、第a ECC编码器182a、第b ECC编码器182b和数据加扰器(data scrambler)183。

数据拆分器181可以将输入数据DT_in拆分成第a子数据DT_sa和第b子数据DT_sb。例如，数据拆分器181可以接收输入数据DT_in。输入数据DT_in可以具有14位的大小。数据拆分器181可以将输入数据DT_in拆分成第a子数据DT_sa和第b子数据DT_sb，使得第a子数据DT_sa和第b子数据DT_sb中的每一者具有7位7b的大小。

第a ECC编码器182a可以通过对第a子数据DT_sa执行ECC编码来生成第a子奇偶校验数据PR_sa。例如，第a ECC编码器182a可以通过基于(12,7)S2EC码对第a子数据DT_sa执行ECC编码来生成第a子奇偶校验数据PR_sa。第a子奇偶校验数据PR_sa可以具有5位5b的大小。在实施例中，可以通过第a ECC编码器182a的ECC编码来生成第a数据码，并且第a数据码可以包括第a子数据和第a子奇偶校验数据。在这种情况下，第a数据码可以具有12位的大小。

第b ECC编码器182b可以对第b子数据DT_sb执行ECC编码来生成第b子奇偶校验数据PR_sb。例如，第b ECC编码器182b可以通过基于(12,7)S2EC码对第b子数据DT_sb执行ECC编码来生成第b子奇偶校验数据PR_sb。第b子奇偶校验数据PR_sb可以具有5位5b的大小。在实施例中，可以通过第b ECC编码器182b的ECC编码来生成第b数据码，并且第b数据码可以包括第b子数据和第b子奇偶校验数据。在这种情况下，第b数据码可以具有12位的大小。

数据加扰器183可以对第a子数据DT_sa、第b子数据DT_sb、第a子奇偶校验数据PR_sa和第b子奇偶校验数据PR_sb执行数据加扰来生成写入数据DT_WR。写入数据DT_WR可以具有24位24b的大小。在实施例中，第a子数据DT_sa和第a子奇偶校验数据PR_sa可以被包括在第a数据码中，并且第b子数据DT_sb和第b子奇偶校验数据PR_sb可以被包括在第b数据码中，并且数据加扰器183可以通过对第a数据码和第b数据码执行数据加扰操作来生成写入数据DT_WR。

在实施例中，数据加扰器183可以基于存储单元阵列110的结构对第a子数据DT_sa、第b子数据DT_sb、第a子奇偶校验数据PR_sa和第b子奇偶校验数据PR_sb执行数据加扰。结构可能涉及用于存储单元阵列110的电路的布置，其中数据加扰依据存储单元阵列的不同电路与外围电路系统之间的物理布局和/或电连接而向不同的位线输出不同的数据位。例如，可以基于到多个局部读出放大器的位线之间的连接对数据进行加扰。作为一个具体示例，数据加扰器183可以对数据执行加扰，使得每个子数据的一个2位符号被存储在与一个局部读出放大器相对应的存储单元中。在这种情况下，即使发生特定模式的错误(例如，由于局部读出放大器中的缺陷而导致的4位错误)，也可以进行纠错。将参考图5和图6更详细地对此进行描述。

在实施例中，可以确定输入数据DT_in、子数据DT_sa和DT_sb、以及子奇偶校验数据PR_sa和PR_sb中的每一者的大小，使得写入数据DT_WR的大小适合于存储单元阵列110的结构。例如，根据存储单元阵列110的结构，写入数据DT_WR的大小(即，位数目)可以是8的倍数。当写入数据DT_WR的大小是24位24b时，输入数据DT_in将是14位14b，子数据DT_sa和子数据DT_sb中的每一者将是7位7b，并且子奇偶校验数据Pr_sa和子奇偶校验数据PR_sb中的每一者将是5位5b。然而，本公开的范围不限于此。

图5是用于描述图4的ECC电路的操作的图。参考图1、图4和图5，输入数据DT_in可以包括第一数据位D1至第十四位数据位D14的位串。输入数据DT_in可以由数据拆分器181拆分成第a子数据DT_sa和第b子数据DT_sb。例如，当输入数据DT_in被拆分时，第a子数据DT_sa和第b子数据DT_sb中的每一者可以具有7位7b的大小。第a子数据DT_sa可以包括第一数据位D1至第七数据位D7的位串，并且第b子数据DT_sb可以包括第八数据位D8至第十四数据位D14的位串。

随后，第a ECC编码器182a可以对第a子数据DT_sa执行ECC编码以生成第a子奇偶校验数据PR_sa，并且第b ECC编码器182b可以对第b子数据DT_sb执行ECC编码以生成第b子奇偶校验数据PR_sb。第a子奇偶校验数据PR_sa可以包括第一奇偶校验位P1至第五奇偶校验位的位串，并且第b子奇偶校验数据PR_sb可以包括第六奇偶校验位P6至第十奇偶校验位P10的位串。

随后，数据加扰器183可以对第a子数据DT_sa、第b子数据DT_sb、第a子奇偶校验数据PR_sa和第b子奇偶校验数据PR_sb执行数据加扰以生成写入数据DT_WR。如上所述，可以基于存储单元阵列110的结构执行数据加扰。在存储单元阵列110中，当假定如图3B所图示的那样配置将写入/存储有写入数据DT_WR的区域的结构时，写入数据DT_WR可以包括24位的位串，如图5所示。将参考图6详细地描述写入数据DT_WR的配置。

图6是图示了在其中写入图5的写入数据的存储单元阵列的部分区域的图。参考图1、图4、图5和图6，可以通过ECC电路180对输入数据DT_in的ECC编码操作来生成写入数据DT_WR。在实施例中，可以基于存储单元阵列110的结构确定写入数据DT_WR的位串的次序。

例如，如图6所示，多个存储单元可以分别连接到多条位线BL11至BL18、BL21至BL28和BL31至BL38。在实施例中，多个存储单元可以连接到同一字线。

第十一位线BL11、第十三位线BL13、第十五位线BL15和第十七位线BL17可以连接到第一上局部读出放大器LSAu1，并且第十二位线BL12、第十四位线BL14、第十六位线BL16和第十八位线BL18可以连接到第一下局部读出放大器LSAd1。第二十一位线BL21、第二十三位线BL23、第二十五位线BL25和第二十七位线BL27可以连接到第二上局部读出放大器LSAu2，并且第二十二位线BL22、第二十四位线BL24、第二十六位线BL26和第二十八位线BL28可以连接到第二下局部读出放大器LSAd2。第三十一位线BL31、第三十三位线BL33、第三十五位线BL35和第三十七位线BL37可以连接到第三上局部读出放大器LSAu3，并且第三十二位线BL32、第三十四位线BL34、第三十六位线BL36和第三十八位线BL38可以连接到第三下局部读出放大器LSAd3。

第一上局部读出放大器LSAu1和第一下局部读出放大器LSAd1可以响应于第一列选择信号CSL1而工作，第二上局部读出放大器LSAu2和第二下局部读出放大器LSAd2可以响应于第二列选择信号CSL2而工作，并且第三上局部读出放大器LSAu3和第三下局部读出放大器LSAd3可以响应于第三列选择信号CSL3而工作。

在实施例中，第一上局部读出放大器LSAu1、第二上局部读出放大器LSAu2和第三上局部读出放大器LSAu3可以在第一方向上与多个存储单元间隔开，并且第一下局部读出放大器LSAd1、第二下局部读出放大器LSAd2和第三下局部读出放大器LSAd3可以在与第一方向相反的第二方向上与多个存储单元间隔开。

上面描述的存储单元阵列110的结构是部分示例，并且本公开的范围不限于此。

写入数据DT_WR可以包括具有基于上面描述的存储单元阵列110的结构而确定的次序的24位24b的位串，并且可以被存储在存储单元阵列110的多个存储单元中。

例如，第a子数据DT_sa中所包括的第一数据位D1至第七数据位D7可以被分别存储在连接到第十一位线BL11、第十三位线BL13、第十六位线BL16、第十八位线BL18、第二十一位线BL21、第二十三位线BL23和第二十六位线BL26(按照参考位线的顺序次序，这可以包括第一位线、第三位线、第六位线、第八位线、第九位线、第十一位线和第十四位线)的存储单元中。与第a子数据DT_sa相对应的第a子奇偶校验数据PR_sa中所包括的第一奇偶校验位P1至第五奇偶校验位P5可以被分别存储在连接到第二十八位线BL28、第三十一位线BL31、第三十三位线BL33、第三十六位线BL36和第三十八位线BL38(按照参考位线的顺序次序，这可以包括第十六位线、第十七位线、第十九位线、第二十二位线和第二十四位线)的存储单元中。

第b子数据DT_sb中所包括的第八数据位D8至第十四数据位D14可以被分别存储在连接到第十二位线BL12、第十四位线BL14、第十五位线BL15、第十七位线BL17、第二十二位线BL22、第二十四位线BL24和第二十五位线BL25(按照参考位线的顺序次序，这可以包括第二位线、第四位线、第五位线、第七位线、第十位线、第十二位线和第十三位线)的存储单元中。与第b子数据DT_sb相对应的第b子奇偶校验数据PR_sb中所包括的第六奇偶校验位P6至第十奇偶校验位P10可以被分别存储在连接到第二十七位线BL27、第三十二位线BL32第三十四位线BL34、第三十五位线BL35和第三十七位线BL37(按照参考位线的顺序次序，这可以包括第十五位线、第十八位线、第二十位线、第二十一位线和第二十三位线)的存储单元中。

如上所述，当写入数据DT_WR被存储在存储单元中时，连接到一个局部读出放大器的存储单元可以包括两个2位符号SYB，并且这两个2位符号SYB可以分别对应于第a子数据DT_sa和第b子数据DT_sb。例如，与连接到第一上局部读出放大器LSAu1的第十一位线BL11、第十三位线BL13、第十五位线BL15和第十七位线BL17相对应的存储单元分别存储第一数据位D1、第二数据位D2、第十数据位D10和第十一数据位D11。在这种情况下，第一数据位D1和第二数据位D2可以是第a子数据DT_sa的2位符号SYBa，并且第十数据位D10和第十一数据位D11可以是第b子数据DT_sb的2位符号SYMb。在这种情况下，当由于第一上局部读出放大器LSAu1中的缺陷而在第一数据位D1、第二数据位D2、第十数据位D10和第十一数据位D11中发生错误时，可以纠正所有4位错误。在下面参考附图更详细地对此进行描述。

在实施例中，如上所述，由第a ECC编码器182a生成的第a子数据DT_sa和第a子奇偶校验数据PR_sa可以被称为“第a数据码”。即，第a数据码可以包括第a子数据DT_sa和第a子奇偶校验数据PR_sa。第a数据码可以包括多个2位符号。在这种情况下，第a数据码中所包括的多个2位符号之一和第b数据码中所包括的多个2位符号之一可以被存储在与一个局部读出放大器相对应的存储单元中。

图7是图示了图1的ECC电路的框图。在图1、图4和图7中，ECC电路180还可以包括数据解扰器(data descrambler)184、第a ECC译码器185a、第b ECC译码器185b和数据组合器186。

数据解扰器184可以对从存储单元阵列110读取的读取数据DT_RD执行数据解扰，以生成第a子数据DT_sa'、第a子奇偶校验数据PR_sa'、第b子数据DT_sb'和第b子奇偶校验数据PR_sb'。第a子数据DT_sa'和第b子数据DT_sb'中的每一者具有7位7b的大小，并且第a子奇偶校验数据PR_sa'和第b子奇偶校验数据PR_sb'中的每一者具有5位5b的大小。在实施例中，数据解扰器184可以基于存储单元阵列110的结构执行数据解扰。在实施例中，第a子数据DT_sa'和第a子奇偶校验数据PR_sa'可以被包括在第a数据码中，第b子数据DT_sb'和第b子奇偶校验数据PR_sb'可以被包括在第b数据码中，并且数据解扰器184可以通过对读取数据DT_RD执行数据解扰操作来生成第a数据码和第b数据码。在这种情况下，第a数据码和第b数据码中的每一者可以具有12位的大小。

第a ECC译码器185a可以通过基于第a子数据DT_sa'和第a子奇偶校验数据PR_sa'执行ECC译码来生成第a纠正子数据DT_sa_c。例如，第a ECC译码器185a可以基于(12,7)S2EC码对第a子数据DT_sa'和第a子奇偶校验数据PR_sa'执行ECC译码。在这种情况下，可以在第a子数据DT_sa'中纠正随机1位错误或2位符号错误。在实施例中，第a子数据DT_sa'和第a子奇偶校验数据PR_sa'可以被包括在第a数据码中，并且第a ECC译码器185a可以对第a数据码执行ECC译码以生成第a纠正子数据DT_sa_c。

第b ECC译码器185b可以通过基于第b子数据DT_sb'和第b子奇偶校验数据PR_sb'执行ECC译码来生成第b纠正子数据DT_sb_c。例如，第b ECC译码器185b可以基于(12,7)S2EC码对第b子数据DT_sb'和第b子奇偶校验数据PR_sb'执行ECC译码。在这种情况下，可以在第b子数据DT_sb'中纠正随机1位错误或2位符号错误。在实施例中，第b子数据DT_sb'和第b子奇偶校验数据PR_sb'可以被包括在第b数据码中，并且第b ECC译码器185b可以对第b数据码执行ECC译码以生成第b纠正子数据DT_sb_c。

数据组合器186可以通过将第a纠正子数据DT_sa_c和第b纠正子数据DT_sb_c进行组合来生成输出数据DT_out。输出数据DT_out可以具有14位14b的大小。在实施例中，当通过ECC电路180的ECC编码和ECC译码正常地成功时，输出数据DT_out可以与输入数据DT_in相同。

图8和图9是用于描述图7的ECC电路的操作(例如，ECC译码)的图。为了描述方便，假定图8的多个存储单元如参考图6所描述的那样存储写入数据DT_WR。另外，已经在上面描述了多个存储单元、多条位线BL11至BL18、BL21至BL28和BL31至BL38以及多个局部读出放大器LSAu1至LSAu3和LSAd1至LSAd3的配置和连接关系。因此，将省略其的额外描述以避免冗余。

参考图1、图7、图8和图9，由于第一上局部读出放大器LSAu1中的缺陷，在与第十一位线BL11、第十三位线BL13、第十五位线BL15和第十七位线BL17相对应的第一数据位D1、第二数据位D2、第十数据位D10和第十一数据位D11中可能发生错误。即，可能发生特定模式的4位错误。这可以被称为半CSL错误。

在这种情况下，读取数据DT_RD可以包括24位24b的位串，如图9所示。在这种情况下，第一数据位D1、第二数据位D2、第十数据位D10和第十一数据位D11将包括错误。

ECC电路180的数据解扰器184可以对读取数据DT_RD执行数据解扰。在这种情况下，第一数据位D1至第七数据位D7可以被包括在第a子数据DT_sa'中，并且第八数据位D8至第十四数据位D14可以被包括在第b子数据DT_sb'中。第一奇偶校验位P1至第五奇偶校验位P5可以被包括在第a子奇偶校验数据PR_sa'中，并且第六奇偶校验位P6至第十奇偶校验位P10可以被包括在第b子奇偶校验数据PR_sb'中。

随后，ECC电路180的第a ECC译码器185a可以对第a子数据DT_sa'和第a子奇偶校验数据PR_sa'执行ECC译码以生成第a纠正子数据DT_sa_c。ECC电路180的第b ECC译码器185b可以对第b子数据DT_sb'和第b子奇偶校验数据PR_sb'执行ECC译码以生成第b纠正子数据DT_sb_c。

例如，如上所述，由于第一上局部读出放大器LSAu1中的缺陷，在第一数据位D1、第二数据位D2、第十数据位D10和第十一数据位D11中可能发生错误。在这种情况下，在其中发生错误的第一数据位D1和第二数据位D2被包括在第a子数据DT_sa'中，并且第十数据位D10和第十一数据位D11被包括在第b子数据DT_sb'中。由于第一数据位D1和第二数据位D2是第a子数据DT_sa'中的2位符号SYBa，所以可以通过第a ECC译码器185a的ECC译码来纠正第一数据位D1和第二数据位D2的错误。如在上述描述中，由于第十数据位D10和第十一数据位D11是第b子数据DT_sb'中的2位符号SYBb，所以可以通过第b ECC译码器185b的ECC译码来纠正第十数据位D10和第十一数据位D11的错误。

第a纠正子数据DT_sa_c可以包括第一数据位D1至第七数据位D7，并且第b纠正子数据DT_sb_c可以包括第八数据位D8至第十四数据位D14。第a纠正子数据DT_sa_c和第b纠正子数据DT_sb_c中所包括的数据位将不包括错误。

ECC电路180的数据组合器186可以通过将第a纠正子数据DT_sa_c和第b纠正子数据DT_sb_c进行组合来生成输出数据DT_out。输出数据DT_out可以包括第一数据位D1至第十四数据位D14。

如上所述，根据本公开的实施例的ECC电路180可以基于存储单元阵列110的结构将输入数据拆分成多个子数据，并且可以对多个子数据中的每一个子数据执行ECC译码。基于存储单元阵列110的结构，ECC电路180可以通过对多个子数据和ECC译码结果执行数据加扰来生成写入数据。在实施例中，写入数据可以被生成或加扰为使得仅与每个子数据相对应的一个2位符号被存储在与一个局部读出放大器相对应的存储单元中。

换言之，多个子数据中的每一个子数据可以包括多个2位符号。多个子数据之一中所包括的多个2位符号可以被存储在与不同的局部读出放大器相对应的存储单元中。在这种情况下，即使由于特定局部读出放大器中的缺陷而发生特定模式的错误，由于存储在与特定局部读出放大器相对应的存储单元中的2位符号中的每一个2位符号对应于不同子数据，所以也可以正常地纠正特定模式的错误。

图10和图11是用于描述根据存储单元阵列的结构的数据加扰操作的图。在上述实施例中，多条位线BL11至BL18、BL21至BL28和BL31至BL38按偶数/奇数方案连接到局部读出放大器。然而，本公开的范围不限于此。

例如，如图10所示，第十一位线BL11、第十二位线BL12、第十三位线BL13和第十四位线BL14可以连接到第一上局部读出放大器LSAu1，并且第十五位线BL15、第十六位线BL16、第十七位线BL17和第十八位线BL18可以连接到第一下局部读出放大器LSAd1。第二十一位线BL21、第二十二位线BL22、第二十三位线BL23和第二十四位线BL24可以连接到第二上局部读出放大器LSAu2，并且第二十五位线BL25、第二十六位线BL26、第二十七位线BL27和第二十八位线BL28可以连接到第二下局部读出放大器LSAd2。第三十一位线BL31、第三十二位线BL32、第三十三位线BL33和第三十四位线BL34可以连接到第三上局部读出放大器LSAu3，并且第三十五位线BL35、第三十六位线BL36、第三十七位线BL37和第三十八位线BL38可以连接到第三下局部读出放大器LSAd3。

在这种情况下，写入数据DT_WR可以被生成为使得第一数据位D1、第二数据位D2、第八数据位D8、第九数据位D9、第三数据位D3、第四数据位D4、第十数据位D10和第十一数据位D11被分别存储在连接到第十一位线BL11至十八位线BL18的存储单元中，第五数据位D5、第六数据位D6、第十二数据位D12、第十三位数据位D13、第七数据位D7、第一奇偶校验位P1、第十四数据位D14和第六奇偶校验位P6被分别存储在连接到第二十一位线BL21至第二十八位线BL28的存储单元中，并且第二奇偶校验位P2、第三奇偶校验位P3、第七奇偶校验位P7、第八奇偶校验位P8、第四奇偶校验位P4、第五奇偶校验位P5、第九奇偶校验位P9和第十奇偶校验位P10被分别存储在连接到第三十一位线BL31至第三十八位线BL38的存储单元中。

在这种情况下，与连接到一个局部读出放大器的位线相对应的数据位将包括与不同的子数据相对应的2位符号。例如，与第一上局部读出放大器LSAu1相对应的第一数据位D1、第二数据位D2、第八数据位D8和第九数据位D9当中的第一数据位D1和第二数据位D2是关于第a子数据DT_sa的2位符号SYBa，并且第八数据位D8和第九数据位D9是关于第b子数据DT_sb的2位符号SYBb。详细地，如在上述描述中一样，由于第一上局部读出放大器LSAu1中的缺陷，即使在第一数据位D1、第二数据位D2、第八数据位D8和第九数据位D9中发生错误，也可以正常地纠正这些错误。

或者，如图11所示，第十一位线BL11、第十二位线BL12、第十五位线BL15和第十六位线BL16可以连接到第一上局部读出放大器LSAu1，并且第十三位线BL13、第十四位线BL14、第十七位线BL17和第十八位线BL18可以连接到第一下局部读出放大器LSAd1。第二十一位线BL21、第二十二位线BL22、第二十五位线BL25和第二十六位线BL26可以连接到第二上局部读出放大器LSAu2，并且第二十三位线BL23、第二十四位线BL24、第二十七位线L27和第二十八位线BL28可以连接到第二下局部读出放大器LSAd2。第三十一位线BL31、第三十二位线BL32、第三十五位线BL35和第三十六位线BL36可以连接到第三上局部读出放大器LSAu3，并且第三十三位线BL33、第三十四位线BL34、第三十七位线BL37和三十八位线BL38可以连接到第三下局部读出放大器LSAd3。

在这种情况下，写入数据DT_WR可以被生成为使得第一数据位D1、第二数据位D2、第八数据位D8、第九数据位D9、第十数据位D10、第十一数据位D11、第三数据位D3和第四数据位D4被分别存储在连接到第十一位线BL11至第十八位线BL18的存储单元中，第五数据位D5、第六数据位D6、第十二数据位D12、第十三数据位D13、第十四数据位D14、第六奇偶校验位P6、第七数据位D7和第一奇偶校验位P1被分别存储在连接到第二十一位线BL21至二十八位线BL28的存储单元中，并且第二奇偶校验位P2、第三奇偶校验位P3、第七奇偶校验位P7、第八奇偶校验位P8、第九奇偶校验位P9、第十奇偶校验位P10、第四奇偶校验位P4和第五奇偶校验位P5被分别存储在连接到与第三十一位线BL31至三十八位线BL38的存储单元中。

在这种情况下，与连接到一个局部读出放大器的位线相对应的数据位将包括与不同子数据相对应的2位符号。例如，与第一上局部读出放大器LSAu1相对应的第一数据位D1、第二数据位D2、第十数据位D10和第十一数据位D11当中的第一数据位D1和第二数据位D2是关于第a子数据DT_sa的2位符号SYBa，并且第十数据位D10和第十一数据位D11是关于第b子数据DT_sb的2位符号SYBb。详细地，如在上述描述中一样，由于第一上局部读出放大器LSAu1中的缺陷，即使在第一数据位D1、第二数据位D2、第十数据位D10和第十一数据位D11中发生错误，也可以正常地纠正错误。

图12是图示了图1的ECC电路的框图。图13是用于描述如何将由图12的ECC电路生成的写入数据存储在存储单元阵列中的图。为了描述方便，将省略与上述的那些组件类似的组件的额外描述以避免冗余。

参考图1、图12和图13，ECC电路180-1可以包括数据拆分器181-1、第a ECC编码器182a-1、第b ECC编码器182b-1、数据加扰器183-1、数据解扰器184-1、第a ECC译码器185a-1、第b ECC译码器185b-1和数据组合器186-1。

数据拆分器181-1可以将输入数据DT_in拆分成第a子数据DT_sa和第b子数据DT_sb。在图12的实施例中，输入数据DT_in可以具有22位22b的大小，并且第a子数据DT_sa和第b子数据DT_sb中的每一者可以具有11位11b的大小。

第a ECC编码器182a-1可以通过对第a子数据DT_sa执行ECC编码来生成第a子奇偶校验数据PR_sa。例如，第a ECC编码器182a-1可以通过基于(16,11)S2EC码对第a子数据DT_sa执行ECC编码来生成第a子奇偶校验数据PR_sa。在这种情况下，第a子奇偶校验数据PR_sa具有5位5b的大小。

第b ECC编码器182b-1可以通过对第b子数据DT_sb执行ECC编码来生成第b子奇偶校验数据PR_sb。例如，第b ECC编码器182b-1可以通过基于(16,11)S2EC码对第b子数据DT_sb执行ECC编码来生成第b子奇偶校验数据PR_sb。在这种情况下，第b子奇偶校验数据PR_sb具有5位5b的大小。

数据加扰器183-1可以对第a子数据DT_sa、第b子数据DT_sb、第a子奇偶校验数据PR_sa和第b子奇偶校验数据Pr_sb执行数据加扰操作来生成写入数据DT_WR。在实施例中，写入数据DT_WR可以具有32位32b的大小。

除了加扰数据的大小不同的事实之外，图12的数据加扰器183-1的操作可以与上述的数据加扰器183的操作类似。详细地，数据加扰器183-1可以基于存储单元阵列110的结构执行数据加扰操作。

例如，当写入数据DT_WR具有32位32b的大小时，如图13所示，写入数据DT_WR可以被存储在32个存储单元中。在这种情况下，作为写入数据DT_WR，与不同子数据相对应的2位符号可以被存储在与多个局部读出放大器LSAu1至LSAu4和LSAd1至LSAd4中的每一者相对应的存储单元中。详细地，在与第一上局部读出放大器LSAu1相对应的存储单元中，存储了第a子数据DT_sa中所包括的2位符号SYBa之一和第b子数据Dt_sb中所包括的2位符号SYBb之一。如在上述描述中一样，第a子数据DT_sa中所包括的2位符号SYBa之一和第b子数据DT_sb中所包括的2位符号SYBb之一被存储在与其他局部读出放大器LSAu2至LSAu4和LSAd1至LSAd4中的每一者相对应的存储单元中。在这种情况下，如上所述，即使由于第一上局部读出放大器LSAu1中的缺陷而发生特定模式的错误，也可以正常地纠正错误。

例如，返回参考图12，数据解扰器184-1可以对读取数据DT_RD执行数据解扰操作以生成第a子数据DT_sa'、第a子奇偶校验数据PR_sa'、第b子数据DT_sb'和第b子奇偶校验数据PR_sb'。例如，数据解扰器184-1可以基于存储单元阵列110的结构对读取数据DT_RD执行数据解扰操作。在实施例中，读取数据DT_RD可以具有32位32b的大小，第a子数据DT_sa'可以具有11位11b的大小，第a子奇偶校验数据PR_sa'可以具有5位5b的大小，第b子数据DT_sb'可以具有11位11b的大小，并且第b子奇偶校验数据PR_sb'可以具有5位5b的大小。

第a ECC译码器185a-1可以对第a子数据DT_sa'和第a子奇偶校验数据PR_sa'执行ECC译码。例如，第a ECC译码器185a-1可以基于(16,11)S2EC码对第a子数据DT_sa'和第a子奇偶校验数据PR_sa'执行ECC译码以生成第a纠正子数据DT_sa_c。因此，可以通过第a ECC译码器185a-1的ECC译码来纠正第a子数据DT_sa的1位随机错误或2位符号错误。在实施例中，第a纠正子数据DT_sa_c可以具有11位11b的大小。

第b ECC译码器185b-1可以对第b子数据DT_sb'和第b子奇偶校验数据PR_sb'执行ECC译码。例如，第b ECC译码器185b-1可以基于(16,11)S2EC码对第b子数据DT_sb'和第b子奇偶校验数据PR_sb'执行ECC译码以生成第b纠正子数据DT_sb_c。因此，可以通过第b ECC译码器185b-1的ECC译码来纠正第b子数据DT_sb的1位随机错误或2位符号错误。在实施例中，第b纠正子数据DT_sb_c可以具有11位11b的大小。

数据组合器186-1可以通过将第a纠正子数据DT_sa_c和第b纠正子数据DT_sb_c进行组合来生成输出数据DT_out。在实施例中，输出数据DT_out可以具有24位24b的大小。

在实施例中，由于除了要处理的数据的位数目不同的事实之外，图12的ECC电路180-1的操作与参考图1至图11描述的ECC电路180的操作类似，所以将省略对其的额外描述以避免冗余。详细地，图12的ECC电路180-1可以基于存储单元阵列110的结构将输入数据DT_in拆分成多个子数据，可以对每个拆分后的子数据执行ECC编码，并且可以基于存储单元阵列110的结构执行数据加扰操作。在这种情况下，不同子数据的2位符号可以被存储在与一个局部读出放大器相对应的存储单元中。因此，可以正常地纠正特定模式的错误。

图14是图示了图1的ECC电路的框图。图15是用于描述如何将由图14的ECC电路生成的写入数据存储在存储单元阵列中的图。为了描述方便，将省略与上述的那些组件类似的组件的额外描述以避免冗余。

参考图1、图14和图15，ECC电路180-2可以包括数据拆分器181-2、第a ECC编码器182a-2、第b ECC编码器182b-2、数据加扰器183-2、数据解扰器184-2、第a ECC译码器185a-2、第b ECC译码器185b-2和数据组合器186-2。

在图14的实施例中，除了输入数据DT_in和输出数据DT_out具有36位36b的大小，写入数据DT_WR和读取数据DT_RD具有48位48b的大小，并且第a ECC编码器182a-2、第b ECC编码器182b-2、第a ECC译码器185a-2和第b ECC译码器185b-2基于(24,18)S2EC码执行ECC编码和ECC译码的事实之外，ECC电路180-2与参考图12描述的ECC电路180-1类似，所以将省略对其的额外描述以避免冗余。

在实施例中，写入数据DT_WR具有48位48b的大小，因此，写入数据DT_WR的每个位将被存储在48个存储单元中。在这种情况下，如图15所示，写入数据DT_WR可以被存储在48个存储单元中，使得与不同子数据相对应的2位符号可以被存储在与多个局部读出放大器LSAu和LSAd中的每一者相对应的存储单元中。详细地，第a子数据DT_sa中所包括的2位符号SYBa之一和第b子数据DT_sb中所包括的2位符号SYBb之一被存储在与局部读出放大器LSAu和LSAd中的每一者相对应的存储单元中。在这种情况下，如上所述，即使由于第一上局部读出放大器LSAu1中的缺陷而发生特定模式的错误，也可以正常地纠正错误。

图16是图示了图1的ECC电路的框图。参考图1和图16，ECC电路180-3可以包括数据拆分器181-3、第a ECC编码器182a-3、第b ECC编码器182b-3、第c ECC编码器182c-3、第dECC编码器182d-3、数据加扰器183-3、数据解扰器184-3、第a ECC译码器185a-3、第b ECC译码器185b-3、第c ECC译码器185c-3、第d ECC译码器185d-3和数据组合器186-3。

数据拆分器181-3可以将输入数据DT_in拆分成第a子数据DT_sa、第b子数据DT_sb、第c子数据DT_sc和第d子数据DT_sd。在实施例中，输入数据DT_in可以具有28位28b的大小。第a子数据DT_sa、第b子数据DT_sb、第c子数据DT_sc和第d子数据DT_sd中的每一者可以具有7位7b的大小。

第a ECC编码器182a-3可以对第a子数据DT_sa执行ECC编码。例如，第a ECC编码器182a-3可以基于(12,7)S2EC码对第a子数据DT_sa执行ECC编码以生成第a子奇偶校验数据PR_sa。第b ECC编码器182b-3可以对第b子数据DT_sb执行ECC编码。例如，第b ECC编码器182b-3可以基于(12,7)S2EC码对第b子数据DT_sb执行ECC编码以生成第b子奇偶校验数据PR_sb。第c ECC编码器182c-3可以对第c子数据DT_sc执行ECC编码。例如，第c ECC编码器182c-3可以基于(12,7)S2EC码对第c子数据DT_sc执行ECC编码以生成第c子奇偶校验数据PR_sc。第d ECC编码器182d-3可以对第d子数据DT_sd执行ECC编码。例如，第d ECC编码器182d-3可以基于(12,7)S2EC码对第d子数据DT_sd执行ECC编码以生成第d子奇偶校验数据PR_sd。在实施例中，第a子奇偶校验数据PR_sa至第d子奇偶校验数据PR_sd中的每一者可以具有5位5b的大小。

数据加扰器183-3可以对第a子数据DT_sa至第d子数据DT_sd和第a子奇偶校验数据PR_sa至第d子奇偶校验数据PR_sd执行数据加扰操作。例如，数据加扰器183-3可以通过基于存储单元阵列110的结构执行数据加扰操作来生成写入数据DT_WR。写入数据DT_WR可以具有48位48b的大小。

在实施例中，类似于上述描述，写入数据DT_WR可以被生成为使得与不同子数据相对应的2位符号被存储在与一个局部读出放大器相对应的存储单元中。将参考图17和图18更详细地对此进行描述。

数据解扰器184-3可以对读取数据DT_RD执行数据解扰操作。例如，数据解扰器184-3可以基于存储单元阵列110的结构对读取数据DT_RD执行数据解扰操作，以生成第a子数据DT_sa'、第b子数据DT_sb'、第c数据DT_sc'、第d数据DT_sd'、第a子奇偶校验数据PR_sa'、第b子奇偶校验数据PR_sb'、第c奇偶校验数据PR_sc'和第d奇偶校验数据PR_sd'。第a子数据DT_sa'、第b子数据DT_sb'、第c数据DT_sc'和第d数据DT_sd'中的每一者可以具有7位7b的大小，并且第a子奇偶校验数据PR_sa'、第b子奇偶校验数据PR_sb'、第c子奇偶校验数据PR_sc'和第d子奇偶校验数据PR_sd'中的每一者可以具有5位(5b)的大小。

第a ECC译码器185a-3可以对第a子数据DT_sa'和第a子奇偶校验数据PR_sa'执行ECC译码。例如，第a ECC译码器185a-3可以通过基于(12,7)S2EC码执行ECC译码来生成第a纠正子数据DT_sa_c。第b ECC译码器185b-3可以对第b子数据DT_sb'和第b子奇偶校验数据PR_sb'执行ECC译码。例如，第b ECC译码器185b-3可以通过基于(12,7)S2EC码执行ECC译码来生成第b纠正子数据DT_sb_c。第c ECC译码器185c-3可以对第c子数据DT_sc'和第c子奇偶校验数据PR_sc'执行ECC译码。例如，第c ECC译码器185c-3可以通过基于(12,7)S2EC码执行ECC译码来生成第c纠正子数据DT_sc_c。第d ECC译码器185d-3可以对第d子数据DT_sd'和第d子奇偶校验数据PR_sd'执行ECC译码。例如，第d ECC译码器185d-3可以通过基于(12,7)S2EC码执行ECC译码来生成第d纠正子数据DT_sd_c。

数据组合器186-3可以将第a纠正子数据至第d纠正子数据DT_sa_c、DT_sb_c、DT_sc_c和DT_sd_c进行组合以输出输出数据DT_out。在实施例中，输出数据DT_out可以具有28位28b的大小。

如上所述，ECC电路180-3可以将输入数据DT_in拆分成四个子数据DT_sa、DT_sb、DT_sc和DT_sd，并且可以对四个子数据DT_sa、DT_sb、DT_sc和DT_sd中的每一者执行ECC编码。随后，通过数据加扰操作生成的写入数据DT_WR可以被存储在存储单元阵列110中。在这种情况下，可以正常地纠正由于局部读出放大器中的缺陷或其他因素而导致的特定模式错误。

图17和图18是图示了在其中存储由图16的ECC电路生成的写入数据的存储单元阵列的配置的图。为了描述方便，将省略对不必要的且冗余的组件的额外描述以避免冗余。

首先，参考图1、图16和图17，写入数据DT_WR可以具有48位48b的大小。详细地，写入数据DT_WR可以被存储在连接到同一字线的48个存储单元中。在这种情况下，如图17所示，多个局部读出放大器LSAu和LSAd分别连接到多条位线。在这种情况下，与多个局部读出放大器LSAu和LSAd中的每一者相对应的存储单元存储不同子数据中所包括的2位符号。例如，与响应于第一列选择信号CSL1而工作的上局部读出放大器LSAu相对应的存储单元存储与第a子数据DT_sa相对应的2位符号和与第c子数据DT_sc相对应的2位符号。与响应于第一列选择信号CSL1而工作的下局部读出放大器LSAd相对应的存储单元存储与第b子数据DT_sb相对应的2位符号和与第d子数据DT_sd相对应的2位符号。

因此，即使由于响应于第一列选择信号CSL1而工作的上局部读出放大器LSAu中的缺陷而在对应数据位中发生错误，也可以正常地纠正错误。或者，即使由于响应于第一列选择信号CSL1而工作的上局部读出放大器LSAu和下局部读出放大器LSAd中的缺陷而在对应数据位中发生错误(即，当在与第一列选择信号CSL1相对应的所有存储单元中发生错误时；当发生8位错误时)，也可以正常地纠正错误。

接下来，参考图1、图16和图18，多个局部读出放大器LSAu和LSAd分别连接到多条位线。在这种情况下，与多个局部读出放大器LSAu和LSAd中的每一者相对应的存储单元被配置为存储不同子数据中所包括的一个数据位或一个奇偶校验位。例如，与被配置为响应于第一列选择信号CSL1而工作的上局部读出放大器LSAu相对应的存储单元存储第a子数据DT_sa的位中的一个位、第b子数据DT_sb的位中的一个位、第c子数据DT_sc的位中的一个位和第d子数据DT_sd的位中的一个位。与被配置为响应于第一列选择信号CSL1而工作的下局部读出放大器LSAd相对应的存储单元存储第a子数据DT_sa的位中的另一位、第b子数据DT_sb的位中的另一位、第c子数据DT_sc的位中的另一位和d子数据DT_sd的位中的另一位。

在这种情况下，即使由于一个局部读出放大器中的缺陷而发生特定模式的错误(即，4位错误)或者由于响应于同一列选择信号(例如，CSL1)而工作的局部读出放大器中的缺陷而发生特定模式的错误(即，8位错误)，也可以正常地纠正错误。例如，假定由于响应于第一列选择信号CSL1而工作的上局部读出放大器LSAu中的缺陷而发生4位错误。在这种情况下，4位错误分别对应于第a子数据DT_sa至第d的子数据DT_sd。即，4位错误可以是分别关于第a子数据DT_sa至第d子数据DT_sd的1位随机错误。因此，4位错误可以由第a ECC译码器185a-3至第d ECC译码器185d-3纠正。

或者，由于响应于第一列选择信号而工作的上局部读出放大器LSAu和下局部读出放大器LSAd中的缺陷而可能发生8位错误。在这种情况下，8位错误可以是分别关于第a子数据DT_sa至第d子数据DT_sd的2位符号错误。因此，8位错误可以由第a ECC译码器185a-3至第d ECC译码器185d-3纠正。

如上所述，根据本公开的实施例，ECC电路180可以被配置为纠正由于存储单元阵列110的结构特性而导致的特定模式的错误。例如，ECC电路180可以基于存储单元阵列110的结构特性将输入数据DT_in拆分成多个子数据。ECC电路180可以通过对多个子数据中的每一个子数据执行ECC编码来生成多个子数据。ECC电路180可以通过基于存储单元阵列110的结构特性对多个子数据和多个子奇偶校验数据执行数据加扰操作来生成写入数据DT_WR。在这种情况下，基于存储单元阵列110的结构特性，写入数据DT_WR被生成为使得与不同子数据相对应的2位符号被存储在与一个局部读出放大器相对应的存储单元中。因此，即使发生特定模式的错误(例如，4位错误或8位错误)，也可以进行正常的纠错。

在上述实施例中，各种数据(例如，输入数据、子数据、子奇偶数据、写入数据、读取数据等)的大小已经被描述为具有特定大小，但是本公开的范围不限于此。例如，可以基于存储单元阵列110的结构特性将写入到存储单元阵列110的数据(例如，写入数据DT_WR)设置为具有预定数目的倍数(例如，8倍)。在这种情况下，可以根据ECC编码器的数目来确定与一个子数据相对应的大小。例如，如参考图12所描述的，当写入数据DT_WR是32位32b时，可以通过使用(16,11)S2EC码来确定第a ECC编码器182a-1和第b ECC编码器182b-1的编码方案。在这种情况下，输入数据DT_in将具有22位22b的大小。然而，(16,11)S2EC码是用于纠正2位符号错误的奇偶校验数据的最小大小，并且奇偶校验数据的大小可能大于此最小大小。详细地，可以通过使用(16,10)S2EC码来确定第a ECC编码器182a-1和第b ECC编码器182b-1的编码方案。在这种情况下，输入数据DT_in的大小将具有20位20b的大小。如上所述，可以不同地修改数据的大小。

图19是图示了图1的存储器件的操作(例如，ECC编码)的流程图。参考图1和图19，在操作S110中，存储器件100可以接收输入数据DT_in。在实施例中，输入数据DT_in可以是从外部装置(例如，存储器控制器)接收到的数据。或者，输入数据DT_in可以是在存储器件100内使用或管理的数据。在实施例中，输入数据DT_in可以是由外部装置或另一处理器管理的大小相对小的数据(例如，元数据、日志数据等)。

在操作S120中，存储器件100可以将输入数据拆分成多个子数据。例如，存储器件100的ECC电路180可以将输入数据DT_in拆分成多个子数据。在实施例中，可以根据存储单元阵列110的结构特性或ECC编码器的数目来设置多个子数据中的每一个子数据的大小。

在操作S130中，存储器件100可以通过对多个子数据中的每一个子数据执行ECC编码来生成多个子奇偶校验数据。例如，存储器件100的ECC电路180可以对多个子数据中的每一个子数据执行ECC编码。作为更详细的示例，当输入数据DT_in被拆分成第a子数据和第b子数据时，可以由第a ECC编码器对第a子数据执行ECC编码，并且可以由第b ECC编码器对第b子数据执行ECC编码。在实施例中，可以基于S2EC码执行每个ECC编码。由于参考图1至图18描述了ECC编码，所以将省略对其的额外描述以避免冗余。

在操作S140中，存储器件100可以基于存储单元阵列110的结构对多个子数据和多个奇偶校验数据执行数据加扰操作。例如，存储器件100的ECC电路180可以基于存储单元阵列110的结构对多个子数据和多个奇偶校验数据执行数据加扰操作以生成写入数据DT_WR。在实施例中，写入数据DT_WR可以被生成为使得存储在与一个局部读出放大器相对应的存储单元中的数据位变成与不同子数据相对应的2位符号。由于参考图1至图18描述了数据加扰操作，所以将省略对其的额外描述以避免冗余。

在操作S150中，存储器件100可以将加扰数据(即，写入数据DT_WR)存储在存储单元阵列110中。如上所述，写入数据DT_WR将被存储在存储单元阵列110中，使得存储在与一个局部读出放大器相对应的存储单元中的数据位变成与不同子数据相对应的2位符号。

图20是图示了图1的存储器件的操作(例如，ECC译码)的流程图。参考图1和图20，在操作S210中，存储器件100可以从存储单元阵列110读取读取数据DT_RD。在实施例中，读取数据DT_RD可以是应外部装置(例如，存储器控制器)的请求而读取的数据。或者，读取数据DT_RD可以是在存储器件100内部使用或管理的数据。在实施例中，读取数据DT_RD可以是由外部装置或另一处理器管理的大小相对小的数据(例如，元数据、日志数据等)。

在操作S220中，存储器件100可以通过基于存储单元阵列110的结构对读取数据DT_RD执行数据解扰操作来生成多个子数据和多个奇偶校验数据。例如，存储器件100的ECC电路180可以对读取数据DT_RD执行数据解扰操作。由于参考图1至图18描述了解扰操作，所以将省略对其的额外描述以避免冗余。

在操作S230中，存储器件100可以对多个子数据和多个奇偶校验数据中的每一者执行ECC译码。例如，可以通过数据解扰操作来生成第a子数据、第a奇偶校验数据、第b子数据和第b奇偶校验数据。在这种情况下，可以由第a ECC译码器对第a子数据和第a子奇偶校验数据执行ECC译码，并且可以由第b ECC译码器对第b子数据和第b子奇偶校验数据执行ECC译码。在实施例中，可以基于S2EC码执行每个ECC译码。参考图1和图18描述了ECC译码，因此，将省略额外描述以避免冗余。

在操作S240中，存储器件100可以通过将译码数据(即，纠正后的子数据)进行组合来生成输出数据。在实施例中，输出数据可以被提供给外部装置(例如，存储器控制器)。或者，输出数据可以由存储器件100的其他电路系统使用或管理。

图21是图示了根据本公开的实施例的存储器件的框图。参考图21，存储器件200可以包括存储单元阵列210、CA缓冲器220、地址译码器230、命令译码器240、控制逻辑电路250、全局读出放大器和写入驱动器260、输入/输出电路270、ECC电路280以及完美行锤跟踪(perfect row hammer tracking，PRHT)逻辑电路290。存储单元阵列210、CA缓冲器220、地址译码器230、命令译码器240、控制逻辑电路250、全局读出放大器和写入驱动器260、输入/输出电路270以及ECC电路280与参考图1至图19描述的那些类似，因此，将省略额外描述以避免冗余。

在实施例中，存储器件200还可以包括PRHT逻辑电路290。PRHT逻辑电路290可以被配置为管理计数信息。例如，PRHT逻辑电路290可以包括被配置为对访问连接到存储单元阵列210的多条字线当中的每条字线的次数进行计数的计数器。例如，在存储器件200中，当对特定行(或特定字线)重复地执行访问(例如，行锤攻击(row hammer attack))时，特定行(或特定字线)中的数据可能丢失。为了防止此类数据由于行锤攻击而丢失，可能执行额外的刷新操作。PRHT逻辑电路290可以管理多个行(或多条字线)中的每一者的计数信息。计数信息可以指示对多个行(或多条字线)中的每一者的访问次数。详细地，当执行对多个行(或多条字线)中的每一者的访问时，PRHT逻辑电路290可以更新计数信息。

在实施例中，计数信息可以具有大约10位至24位的大小并且可以被存储在存储单元阵列110中。例如，计数信息可以被存储在存储单元阵列110的特定区域或部分区域(例如，PRHT计数区域)中。存储在存储单元阵列110中的计数信息可以具有如参考图1至图19所描述的特定模式的错误。根据本公开的实施例，ECC电路280可以基于参考图1至图19所描述的方法工作，以纠正计数信息中的错误。例如，上面参考图1至图19描述的输入数据DT_in可以是由PRHT逻辑电路290管理(或存储在其中)的计数信息。

在实施例中，由PRHT逻辑电路290管理的计数信息可以连接到与多条字线中的每一条字线连接的存储单元。在这种情况下，连接到多条字线中的每一条字线的存储单元可以被配置为存储对应的计数信息和对应的用户数据。例如，多个存储单元当中的连接到第一字线的第一存储单元可以存储由外部装置(例如，存储器控制器)访问的用户数据，并且多个存储单元当中的连接到第一字线的第二存储单元可以存储由PRHT逻辑电路290管理的关于第一字线的计数信息。在这种情况下，ECC电路280可以对由PRHT逻辑电路290管理的关于第一字线的计数信息执行ECC编码和ECC译码，并且关于用户数据的ECC编码和ECC译码可以由单独的ECC电路执行。然而，本公开的范围不限于此。

如参考图21所描述的，根据本公开的实施例的ECC电路280可以被配置为纠正由PRHT逻辑电路290管理的计数信息中的错误。然而，本公开的范围不限于此。例如，由根据本公开的实施例的ECC电路管理的数据可以包括由外部装置(例如，存储器控制器)请求的用户数据、大小相对小的元数据、日志数据等。

图22是图示了根据本公开的实施例的存储器系统的框图。参考图22，存储器系统1000可以包括存储器控制器1100和存储器件1200。在实施例中，存储器系统1000可以是被配置为处理各种信息并且存储处理后的信息的信息处理装置之一，诸如个人计算机(PC)、膝上型计算机、服务器、工作站、智能电话、平板PC、数码相机和黑匣子。或者，存储器系统1000可以是诸如固态硬盘(SSD)的存储介质，并且存储器件1200可以用作SSD的缓冲存储器。或者，存储器系统1000可以被包括在被配置为执行各种图形处理或操作的图形处理单元中。然而，本公开的范围不限于此，并且可以以各种形式实现存储器系统1000。

存储器控制器1100可以将数据存储在存储器件1200中或者可以读取存储在存储器件1200中的数据。例如，存储器控制器1100可以向存储器件1200发送时钟信号CK和命令/地址信号CA，并且可以与存储器件1200交换数据信号DQ和数据选通信号DQS。存储器控制器1100可与存储器件1200交换各种控制信号CTRL。在实施例中，数据“DATA”可以通过数据信号DQ和数据选通信号DQS从存储器控制器1100发送到存储器件1200，或者可以从存储器件1200发送到存储器控制器1100。在实施例中，存储器控制器1100可以是诸如应用处理器(AP)的片上系统(SoC)。

存储器件1200可以在存储器控制器1100的控制下工作。在实施例中，存储器件1200可以是动态随机存取存储器(DRAM)器件，但是本公开的范围不限于此，并且存储器件1200可以包括诸如SRAM的易失性存储器，或诸如闪存、PRAM、MRAM和/或RRAM的非易失性存储器。

在实施例中，存储器控制器1100和存储器件1200可以基于预定接口彼此进行通信。预定接口可以是诸如双倍数据速率(DDR)接口、低功率DDR(LPDDR)接口和图形DDR(GDDR)接口的高速接口，但是本公开不限于此。例如，预定接口可以包括诸如以下各种接口中的至少一者：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连(PCI)、快速PCI(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、移动工业处理器接口(MIPI)和快速非易失性存储器(NVM-e)。

在实施例中，存储器件1200可以包括第一ECC电路1210和第二ECC电路1220。第一ECC电路1210和第二ECC电路1220可以被配置为纠正存储在存储器件1200中的数据中的错误。在实施例中，第一ECC电路1210可以被配置为纠正由存储器控制器1100访问的用户数据中的错误。第二ECC电路1220可以被配置为纠正在存储器件1200中使用或管理的数据(例如，PRHT计数信息)(例如，管理数据或元数据)中的错误。在这种情况下，第二ECC电路1220可以是参考图1至图21描述的ECC电路，或者可以基于参考图1至图21描述的方法工作。然而，本公开的范围不限于此，并且第一ECC电路1210和第二ECC电路1220可以以参考图1至21描述的方式工作。

图23A和图23B是图示了根据本公开的实施例的存储器系统的框图。首先，参考图23A，存储器系统2000可以包括存储器控制器2100、存储器件2200和ECC电路2300。存储器控制器2100可以将数据存储在存储器件2200中或者可以读取存储在存储器件2200中的数据。在实施例中，ECC电路2300可以位于存储器控制器2100与存储器件2200之间的数据路径中。ECC电路2300可以被配置为纠正在存储器控制器2100与存储器件2200之间发送和接收的数据中的错误。在实施例中，ECC电路2300可以基于参考图1至图19描述的操作方法执行ECC编码和ECC译码。在实施例中，ECC电路2300可以基于参考图1至图19描述的存储器件2200的结构特性(特别是，存储单元阵列的结构特性)执行ECC编码和ECC译码。

接下来，参考图23B，存储器系统3000可以包括存储器控制器3100和存储器件3200。存储器控制器3100可以将数据存储在存储器件3200中或者可以读取存储在存储器件3200中的数据。在实施例中，存储器控制器3100可以包括ECC电路3110。ECC电路3110可以被配置为纠正存储在存储器件3200中的数据中的错误。在实施例中，ECC电路3110可以基于参考图1至图19描述的操作方法执行ECC编码和ECC译码。在实施例中，ECC电路3110可以基于参考图1至图19描述的存储器件3200的结构特性(具体地，存储单元阵列的结构特性)执行ECC编码和ECC译码。

图24是图示了根据本公开的实施例的系统4000的图。

图24的系统4000可以基本上是移动系统，诸如便携式通信终端(例如，移动电话)、智能电话、平板个人计算机(PC)、可穿戴装置、保健装置或物联网(IOT)装置。然而，图24的系统4000不一定限于移动系统，并且可以是PC、膝上型计算机、服务器、媒体播放器或汽车装置(例如，导航装置)。

参考图24，系统4000可以包括主处理器400、存储器(例如，4200a和4200b)以及存储装置(例如，4300a和4300b)。另外，系统4000可以包括图像捕获装置4410、用户输入装置4420、传感器4430、通信装置4440、显示器4450、扬声器4460、供电装置4470和连接接口4480中的至少一者。

主处理器4100可以控制系统4000的所有操作，更具体地，可以控制系统4000中所包括的其他组件的操作。主处理器4100可以被实现为通用处理器、专用处理器或应用处理器。

主处理器4100可以包括至少一个CPU核4110，并且还包括被配置为控制存储器4200a和4200b和/或存储装置4300a和4300b的控制器4120。在一些实施例中，主处理器4100还可以包括加速器4130，其是用于诸如人工智能(AI)数据操作的高速数据操作的专用电路。加速器4130可以包括图形处理单元(GPU)、神经处理单元(NPU)和/或数据处理单元(DPU)，并且被实现为与主处理器4100的其他组件物理上分离的芯片。

存储器4200a和4200b可以用作系统1000的主存储器件。尽管存储器4200a和4200b中的每一者可以包括易失性存储器，诸如静态随机存取存储器(SRAM)和/或动态RAM(DRAM)，但是存储器4200a和4200b中的每一者可以包括非易失性存储器，诸如闪存、相变RAM(PRAM)和/或电阻式RAM(RRAM)。存储器4200a和4200b可以被实现在与主处理器4100相同的封装件中。

存储装置4300a和4300b可以用作被配置为不管是否向其供电都存储数据的非易失性存储装置，并且与存储器4200a和4200b相比具有更大的存储容量。存储装置4300a和4300b可以分别包括存储控制器(STRG CTRL)4310a和4310b以及被配置为经由存储控制器4310a和4310b的控制来存储数据的NVM(非易失性存储器)4320a和4320b。尽管NVM 4320a和4320b可以包括具有二维(2D)结构或三维(3D)V-NAND结构的闪存，但是NVM 4320a和4320b也可以包括其他类型的NVM，诸如PRAM和/或RRAM。

存储装置4300a和4300b可以与主处理器4100物理上分离，并且被包括在系统4000中或者实现在与主处理器4100相同的封装件中。另外，存储装置4300a和4300b可以具有固态装置(SSD)或存储卡的类型，并且可以通过诸如将下面描述的连接接口4480的接口来与系统4000的其他组件可拆卸地组合。存储装置4300a和4300b可以是应用了诸如以下标准协议的装置：通用闪存(UFS)、嵌入式多媒体卡(eMMC)或非易失性快速存储器(NVMe)，但是不限于此。

图像捕获装置4410可以捕获静止图像或运动图像。图像捕获装置4410可以包括相机、摄像机和/或网络摄像头。

用户输入装置4420可以接收由系统4000的用户输入的各种类型的数据，并且包括触摸板、键区、键盘、鼠标和/或麦克风。

传感器4430可以检测从系统4000的外部获得的各种类型的物理量，并且将所检测到的物理量转换成电信号。传感器4430可以包括温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪传感器。

通信装置4440可以根据各种通信协议在系统4000外部的其他装置之间发送和接收信号。通信装置4440可以包括天线、收发器和/或调制解调器。

显示器4450和扬声器4460可以用作被配置为分别向系统4000的用户输出视觉信息和听觉信息的输出装置。

供电装置4470可以适当地转换从嵌入在系统4000中的电池(未示出)和/或外部电源供应的电力，并且将转换后的电力供应给系统4000的每一个组件。

连接接口4480可以提供系统4000与外部装置之间的连接，所述外部装置连接到系统4000并且能够向系统4000发送数据和从系统4000接收数据。可以通过使用诸如以下的各种接口方案来实现连接接口4480：高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、外围组件互连(PCI)、快速PCI(PCIe)、快速NVM(NVMe)、IEEE 1394、通用串行总线(USB)接口、安全数字(SD)卡接口、多媒体卡(MMC)接口、eMMC接口、UFS接口、嵌入式UFS(eUFS)接口和紧凑闪存(CF)卡接口。

在实施例中，存储器4200a和4200b可以是参考图1至图23b描述的存储器件，或者可以包括参考图1至图23b描述的ECC电路。存储器4200a和4200b可以基于参考图1至图23b描述的操作方法工作。

根据本公开的实施例，由于基于存储单元阵列的结构执行ECC编码和ECC译码，所以可以纠正在存储器件中发生的特定模式的错误。因此，提供了具有改进的可靠性的存储器件及其操作方法。

上述描述是用于实施本公开的特定实施例。简单地改变设计或容易地改变的实施例可以被包括在本公开以及上述实施例中。另外，通过使用上述实施例容易地改变和实现的技术可以被包括在本公开中。因此，本公开的范围不应当限于上述实施例。