信息存储

公开了存储器装置。所述存储器装置包括：存储器单元阵列，包括多个存储器单元；子字线驱动器块，包括多个子字线驱动器，所述多个子字线驱动器被配置为输出分别被提供给所述多个存储器单元的字线信号；以及行解码器，被配置为生成分别被提供给所述多个存储器单元的字线使能信号。每个存储器单元包括包含双栅极的单元晶体管和连接到单元晶体管的电容器。由行解码器施加的字线使能信号连接到双栅极中的一个栅极。

本申请提供一种eMMC芯片的异常规避方法、装置、电子设备及存储介质，所述eMMC芯片内部设有等效上拉电容阵列。所述方法包括：确定命令是否已传输结束；在确定命令已传输结束时，启动等效上拉电容阵列；按照预设周期周期性确定命令物理发送通道上是否存在电压低于预设阈值的情况；若确定不存在电压低于预设阈值的情况，判断是否已关闭预设总数的等效上拉电容，若判断出未关闭预设总数的等效上拉电容，关闭预设数量的等效上拉电容；若确定存在电压低于预设阈值的情况，关闭所述等效上拉电容阵列。本申请提供的eMMC芯片的异常规避方法可动态调整每颗eMMC芯片以规避异常，降低芯片因其能力而发生问题的概率，提高生产者所生产的出货芯片的品质良率。

公开了半导体存储器装置的位线感测放大器和位线感测方法。所述位线感测放大器包括：第一反相器，被配置为经由输入端子从位线接收输入信号并将第一信号输出到第一节点；第二反相器，被配置为接收第一信号并将第二信号输出到第二节点；差分放大器，被配置为接收输入信号作为正输入并接收第二信号作为负输入；第一开关，被配置为将输入端子电连接到差分放大器的正输入；以及第二开关，被配置为将第二节点电连接到差分放大器的负输入。

一种设备包括电阻处理器(RPU)单元阵列、在第一方向上延伸跨过RPU单元阵列的第一控制线以及在第二方向上延伸跨过RPU单元阵列的第二控制线。包括读出电路的外围电路耦合到第一控制线和第二控制线。控制系统生成控制信号以控制外围电路以在RPU单元阵列上执行第一操作和第二操作。控制信号包括当在RPU单元阵列上执行第一操作时将读出电路配置为具有第一硬件配置的第一配置控制信号，以及当在RPU单元阵列上执行第二操作时将读出电路配置为具有第二硬件配置的第二配置控制信号，第二硬件配置不同于第一硬件配置。

一种器件包括非易失性模拟电阻式存储器基元。非易失性模拟电阻式存储器器件包括电阻式存储器器件和选择晶体管。电阻式存储器器件包括第一端子和第二端子。电阻式存储器器件具有可调节电导。选择晶体管是包括栅极端子、源极端子和漏极端子的铁电场效应晶体管(FeFET)器件。FeFET器件的栅极端子连接到字线。FeFET器件的源极端子连接到源极线。FeFET器件的漏极端子连接到电阻式存储器器件的第一端子。电阻式存储器器件的第二端子连接到位线。

本发明公开了一种磁带退带方法及装置，用于应用研发技术领域，该方法包括：监测带口状态；在监测到带口状态为空闲时，向数据备份环境发送带口空闲通知；接收数据备份环境提交的退带请求，其中，退带请求由数据备份环境根据数据库的退带清单生成；根据退带请求执行退带动作，在执行退带动作时，若退带异常，执行强制退带动作；在退带动作执行完成后，向数据备份环境发送带口空闲通知，等待数据备份环境发起下一次退带请求，本发明可以实现磁带自动退带，提升退带运维效率，节约人力及沟通成本。

一种存储装置及其形成方法，包括在导电结构上方的底部电极，该导电结构被嵌入在互连电介质材料中。位于所述底部电极上方的磁性隧道结堆叠由所述底部电极上方的磁性参考层、所述磁性参考层上方的隧道势垒层、以及所述隧道势垒层上方的横向凹陷的磁性自由层形成。侧壁间隔物围绕所述横向凹陷的磁性自由层，以用于限制由所述横向凹陷的磁性自由层和所述隧道势垒层形成的有源区。

本发明涉及数据存储技术领域，提供了一种nor闪存的检测方法、装置及嵌入式设备，该方法包括：在生产测试阶段，控制含有nor闪存的嵌入式设备在上电后运行预先烧录的测试专有固件以使嵌入式设备进入nor闪存检测模式；在nor闪存检测模式中，对nor闪存中的待检测物理块逐个进行读写压力测试，以检测nor闪存中的异常物理块；当nor闪存中的所有物理块全部完成测试后，退出nor闪存检测模式并根据检测到的异常物理块生成检测日志。本发明通过在嵌入式设备中烧录测试专有固件以在生产测试阶段自动实现嵌入式设备的nor闪存检测，不仅简化了检测流程、提高了检测效率，还能避免在嵌入式设备正常上电使用期间进行检测影响设备的启动时间等性能的问题。

本公开描述存储器单元(105)，其包含可通过补偿影响存储器单元(105)的非所要本征电荷来存储及感测三种相异存储器状态(305、310、315)的两个参考电压(465及470)。尽管本文中描述的实施例参考三种存储器状态(305、310、315)，但应了解，在其它实施例中，存储器单元(105)可使用所描述方法及技术存储或感测多于三种电荷分布(430、435、440)。在第一存储器状态(305)中，编程电压或感测电压可高于第一参考电压(465)及第二参考电压(470)。在第二存储器状态(310)中，外加电压或感测电压可在第一参考电压(465)与第二参考电压(470)之间。在第三存储器状态(315)中，外加电压或感测电压可低于第一参考电压(465)及第二参考电压(470)。因而，存储器单元(105)可存储及检索三种存储器状态(305、310、315)。

本公开描述一种存储器装置，其包括：存储器单元，其在存储器阵列的存取线的交叉点处；及双晶体管驱动器，其包括P型晶体管及连接到所述P型晶体管的N型晶体管，所述双晶体管驱动器经配置以在闲置阶段期间将所述存储器阵列的存取线驱动到放电电压，在作用阶段期间将所述存取线驱动到浮动电压，且在脉冲阶段期间将所述存取线至少驱动到第一或第二读取/编程电压。

在一些实施例中，一种非易失性存储器件包括第一半导体芯片和第二半导体芯片。所述第一半导体芯片包括存储单元阵列、第一上接合焊盘、第二上接合焊盘以及位于所述第一上接合焊盘与所述第二上接合焊盘之间的上虚设接合焊盘。所述第二半导体芯片在垂直方向上耦接到所述第一半导体芯片，并且包括第一下接合焊盘、第二下接合焊盘、下虚设接合焊盘以及耦接到所述第一下接合焊盘和所述第二下接合焊盘的外围电路。所述第一接合焊盘被配置为在所述第一半导体芯片与所述第二半导体芯片之间传输第一电压。所述第二接合焊盘被配置为在所述第一半导体芯片与所述第二半导体芯片之间传输第二电压。

本申请提供一种DRAM中门控脉冲信号的校正方法和装置，属于存储器技术领域，所述方法包括：基于DRAM的时钟周期确定最大相位偏移量，并基于最大相位偏移量确定相位调节步长；基于相位调节步长对初始门控脉冲信号进行相位调节以得到第一和第二门控脉冲信号集合；分别基于第一和第二门控脉冲信号集合中的门控脉冲信号对当前校正节点对应的数据选通信号进行采样以得到第一和第二采样值序列；基于第一和第二采样值序列确定门控脉冲信号的相位校正值，对初始门控脉冲信号进行校正以得到目标门控脉冲信号，并将目标门控脉冲信号作为当前校正节点对应的门控脉冲信号，能在不影响DRAM工作的情况下进行校正，提高DRAM的工作效率。

本发明涉及存储芯片技术领域，具体公开了一种nor flash读取方法、装置、存储芯片及设备，该方法包括以下步骤：打开预放电使能以开启所有放电模块，使所有位线放电至至0电位；关闭预放电使能以使所有所述位线处于悬浮状态，且悬浮在0电位，并建立读取电压以读取目标存储单元的存储数据；该方法应用在所有位线均设置有基于同一预放电使能控制开关的放电模块的存储阵列中，以通过打开该预放电使能使得所有位线在读取存储单元的存储数据前放电至0电位，然后保持悬浮态，从而大幅降低读取目标存储单元存储数据过程中建立位线电压所需的电量，进而降低了位线电压建立过程所耗费的时间，提高了nor flash的数据读取速度。

本申请实施例公开了一种电源开关电路和一次性可编程存储器，涉及电路领域，能够缓解因一次性可编程存储器中的CORE管长时间承受较高的IO电压，影响器件的稳定性，导致误编程的问题。具体方案为：电源开关电路用于在一次性可编程存储器编程时为一次性可编程存储器中的存储单元阵列提供编程电压，电源开关电路包括第一输入接口，第一输入接口用于接收编程控制信号，编程控制信号用于控制一次性可编程存储器是否处于编程模式；其中，在一次性可编程存储器处于编程模式且写入时，电源开关电路的输出端的电平与编程控制信号的电平一致。

本公开实施例中提供了一种非易失静态随机存储单元数据召回方法，属于信息存储技术领域，具体包括：将SRAM单元的电源端口掉电，然后将SRAM单元中的选通管打开以使差分输出节点D和DB电位为0；给电源端口加预设电压，使得SRAM单元中两个PMOS管处于弱驱动状态；导通非易失静态随机存储器中NVM单元和SRAM单元的隔离管，读取NVM单元差分电流，差分电流驱动处于弱驱动状态的PMOS管，SRAM单元差分输出节点D和DB电压在差分电流充电下分离；电源端口电压从预设电压逐渐上升到电源电压，差分输出节点D和DB随之分离成电源电压和地电压，完成数据召回。通过本公开的方案，增加了召回数据可靠性和召回次数。

本发明公开了一种分时复用忆阻存储电路结构及工作方法，所述分时复用忆阻存储电路包括若干阵列排布的忆阻器存储单元；每个忆阻器存储单元包括反向连接的忆阻器m1和m2；通过对通道选择器设置不同的工作电平，结合外存储单元阵列外部的MOS管T1，在不同的通道选择Channel Selector工作电平下，实现存储、读取、格式化的对应功能；本发明基于分时复用原理，将存储、读取、格式化电路结构进行部分复用，简化了忆阻器作为存储核心单元的外围电路和布线，保证了资源的合理使用，从而使忆阻器在存储器中的应用具有更好的适用性。

本申请实施例提供一种静态随机存取存储器，以及具有静态随机存取存储器的芯片。涉及存储器技术领域。主要提供可以降低静态功耗的单极型的SRAM存储器。该SRAM存储器的存储单元包括：单极型的第一逻辑门电路和第二逻辑门电路，第一逻辑门电路和第二逻辑门电路均具有：输入端口和输入共轭端口，输出端口和输出共轭端口；第一逻辑门电路的输入端口和第二逻辑门电路中的输出端口电连接，第一逻辑门电路的输出端口和第二逻辑门电路中的输入端口电连接，第一逻辑门电路的输入共轭端口与第二逻辑门电路的输出共轭端口电连接，第一逻辑门电路的输出共轭端口和第二逻辑门电路中的输入共轭端口电连接。通过单极型的共轭结构，避免该存储单元出现漏电流现象。

本发明公开了一种低功耗低开销EFUSE电路，包括存储模块、地址译码模块、数据译码模块、控制模块、电源管理模块、升压模块和输出模块，EFUSE电路在进入工作状态后，具有四种工作模式：休眠模式、待机模式、写数据模式和读数据模式；在休眠状态下，EFUSE电路不与外界交互，静态功耗最小；在待机模式下，EFUSE电路的地址译码模块、存储模块、输出模块和数据译码模块的输出端均输出低电平，此时EFUSE电路处于读写功能切换之间；EFUSE电路结束先从待机模式进入写数据模式，写数据模式结束后，再次进入待机模式，最后再进入读数据模式，读数据模式结束后，EFUSE电路再次进入待机模式，然后进入进入休眠模式；优点是面积较小、漏电功耗较小。

本发明公开了一种可校准时钟的存储控制器、时钟校准方法、装置，该存储控制器包括时钟模块，时钟模块用于为芯片提供时钟；时钟模块包括时钟源模块、时钟控制模块和时钟检测模块；时钟源模块用于根据接收到的时钟控制字生成所需频率的目标时钟；时钟检测模块用于根据目标时钟与参考时钟的大小，生成程序指令；时钟控制模块用于根据程序指令，对时钟控制字进行更新；时钟源模块还用于若程序指令的幅度为零，生成校准后的目标时钟。本发明实施例中的存储控制器不需要晶振模块的参与，也能够实现时钟的校准，有利于减少存储控制器的部件，降低封装难度，从而提升存储控制器的可靠性，可广泛应用于芯片存储控制器技术领域内。

本公开提供一种存储器老化测试方法，属于半导体制造技术领域。该方法包括：对m组字线组并行的执行n次老化测试，其中每次老化测试包括：在预定时长内，通过第一目标子字线向每组字线组中与第一目标子字线耦接的第一目标偶数字线施加字线开启电压，通过第一剩余子字线向每组字线组中与第一剩余子字线耦接的第一剩余偶数字线施加字线关闭电压；通过第二目标子字线向每组字线组中与第二目标子字线耦接的第二目标奇数字线施加字线开启电压，通过第二剩余子字线向每组字线组中与第二剩余子字线耦接的第二剩余奇数字线施加字线关闭电压。本公开能够在满足测试时长的前提下，暴露出更多的weak的失效单元。

一种硫系相变材料结合Ag纳米颗粒多层薄膜结构的十级光学存储单元，属于光学存储领域。存储单元包括基底、记录层、反射层和保护层。Ag纳米颗粒的引入改变了纳秒脉冲激光辐照存储单元时记录层的热分布和热传输，显著影响了记录层的微观组织结构。通过改变纳秒激光能量密度，可以获得差值较大的十个光学反射率值，进而实现了十级光学存储。此外，存储单元还具有良好的可循环性。本发明通过相变材料的热稳定性和非易失性，结合纳秒激光的普遍性，摆脱了传统意义上的二值存储，实现了光学大密度存储。同时，所设计结构简单，制备快捷，可以大量投入生产，为未来全光存储、计算的发展奠定了基础。

本申请公开了一种芯片测试方法、装置、电子设备及计算机可读存储介质，涉及电子芯片领域，芯片测试方法先对芯片的双倍速率同步动态随机存储器进行异常检测，在检测到双倍速率同步动态随机存储器无异常时，将测试固件写入芯片的通用闪存存储器，根据预设数据长度和预设地址，从通用闪存存储器读取第一校验数据，根据预设数据长度和预设地址，从测试固件中确定第二校验数据；将第一校验数据与第二校验数据进行比对，若第一校验数据和第二校验数据一致，确定通用闪存存储器的烧录功能无异常。能够对芯片的双倍速率同步动态随机存储器和通用闪存存储器进行测试，并能降低测试时长，提高测试效率。

本公开提供一种反熔丝存储阵列电路及存储器。反熔丝存储阵列电路包括：反熔丝存储阵列，反熔丝存储阵列包括阵列排布的多个反熔丝存储单元和多条位线，每条位线耦接一列反熔丝存储单元；电平置位电路，电平置位电路与每条位线耦接，电平置位电路被配置为当反熔丝存储阵列处于空闲状态时，将每条位线的电平置为预设电平。由于在空闲状态下每条位线的电平确定，避免了反熔丝存储阵列由空闲状态转换为工作状态时因瞬态电流过大而烧毁，从而降低了存储器的故障率。

本公开涉及半导体电路设计领域，特别涉及放大电路、控制方法和存储器，包括：感测放大电路，包括读出节点、互补读出节点、第一节点和第二节点；隔离电路，与读出节点、互补读出节点、位线和互补位线耦合；隔离电路被配置为，在感测放大阶段，将读出节点耦合至位线，并将互补读出节点耦合至互补位线；偏移消除电路，与位线、互补位线、读出节点、互补读出节点耦合；偏移消除电路被配置为，在偏移消除阶段，将位线耦合至互补读出节点，并将互补位线耦合至读出节点；处理电路，耦合偏移消除电路，被配置为，获取存储器温度，并基于存储器温度，调整偏移消除阶段的持续时间，以基于温度动态调整偏移消除阶段的处理时间，以优化存储器的性能。

布线电路基板(1)具备第1绝缘层(3)和导体图案(4)。导体图案(4)具有第1端子(41A)和与第1端子(41A)连接的布线(43A)。布线(43A)具有与第1端子(41A)分开地配置的第1部分(431)和配置在第1端子(41A)与第1部分(431)之间的第2部分(432)。布线(43A)的第1部分(431)和第1端子(41A)包含由第1导体层(4A)和第2导体层(4B)构成的部分。布线(43A)的第2部分(432)由第1导体层(4A)构成。

提供即使在盘上存在突起等的情况下也能够避免与该突起的碰撞并抑制在读写数据时的连续性能的降低的磁盘装置以及磁盘装置的控制方法。磁盘装置具备磁盘、头以及控制器。控制器不对由磁盘中彼此相邻的多个柱面构成的预定记录区域中的、对应于预定记录区域内存在的缺陷所规定的第1区域的扇区分配逻辑地址，而对预定记录区域中的、第1区域以外的第2区域的扇区唯一地分配逻辑地址。控制器根据预定记录区域内存在的缺陷的数量，使对于第2区域的扇区的逻辑地址的分配不同。

本公开涉及半导体电路设计领域，特别涉及一种放大电路、控制方法和存储器，包括：感测放大电路，包括读出节点、互补读出节点、第一节点和第二节点；隔离电路被配置为，在感测放大阶段，将读出节点耦合至位线，并将互补读出节点耦合至互补位线；偏移消除电路被配置为，在偏移消除阶段，将位线耦合至互补读出节点，并将互补位线耦合至读出节点；第一电源提供电路，与第一节点耦合，包括第一电源和第二电源，第一电源的电源电压高于第二电源的电源电压；第一电源提供电路被配置为，在偏移消除阶段，将第一电源与第一节点耦合，在感测放大阶段，将第二电源与第一节点耦合，以缩短偏移消除阶段的处理时间，从而优化存储器的性能。

本发明涉及弹出式光驱的光盘托架定位技术领域，公开了一种弹出式光驱的光盘托架定位装置和光盘加载装置，定位装置包括光盘托架吸取部、第一驱动装置、第一夹紧部、第二夹紧部和两个第二驱动装置；光盘托架吸取部抓紧光盘托架；第一驱动装置带动光盘托架吸取部往返运动；第一夹紧部和第二夹紧部相向设置；两个第二驱动装置用于带动第一夹紧部和第二夹紧部相向运动或者背向运动；在实际使用时，通过第一驱动装置带动光盘托架往返运动可以实现弹出式光驱的光盘的自动加载，另外通过两个第二驱动装置带动第一夹紧部和第二夹紧部相向运动可以对从弹出式光驱伸出的光盘托架进行定位，便于光盘自动加载到光盘托架上。

本公开实施例涉及半导体技术领域，提供一种存储器及其配置方法和读取控制方法，存储器包括：至少两个边缘子存储阵列和中间子存储阵列，边缘子存储阵列中包括多条第一位线；至少一个具有第一端和第二端的第一感测放大器，第一端和第二端分别与两条第一位线耦接，与同一第一感测放大器耦接的两条第一位线中的一者为第一读写位线，另一者为第一参考位线；其中，写入与第一读写位线对应的存储单元中的数据为第一数据，则对应写入与第一参考位线对应的存储单元中的数据为第二数据，第一数据和第二数据中的一者为逻辑1，则另一者为逻辑0。本公开实施例至少有利于提高对边缘子存储阵列中存储单元的利用率。

本公开实施例提供一种读写转换电路、存储器以及读写控制方法。读写转换电路包括均衡电路、读控制电路以及第一感测放大器。均衡电路用于响应于均衡信号使全局数据线与互补全局数据线之间进行第一电荷分享。读控制电路被配置为，在写操作期间，基于所述全局数据线以及所述互补全局数据线上的信号存储电荷，所述电荷用于所述第一电荷分享。读控制电路还用于使目标数据线发生第一跳变并在第一读操作结束后发生第二跳变。第一感测放大器用于比较并放大全局数据线与互补全局数据线的压差。本公开实施例有利于降低功耗。

本申请涉及一种存储电路及存储器，所述存储电路包括写晶体管以及读晶体管，所述写晶体管用于接收第一输入信号，并根据所述第一输入信号更新所述存储电路的存储状态；所述读晶体管包括背栅，用于接收第二输入信号，所述读晶体管用于根据所述第二输入信号以及所述存储状态进行逻辑运算，并输出表示逻辑运算结果的第一输出信号。根据本申请实施例的存储电路，在满足具有存储功能的同时，还具备逻辑运算功能，使得存储电路应用到存储器中时，存储器不需要增加单独的运算电路即可实现存内运算，可以提高存储器的芯片利用率。

本发明提供了一种存储器装置，其耦接一存储器控制器，存储器装置包括一存储单元以及一存取电路。存储单元包括多个存储胞。每一存储胞耦接一字线。存取电路配置于存储器控制器与存储单元之间，并与存储器控制器及存储单元耦接。在一正常模式下，当存储器控制器发出一自动刷新指令时，存取电路对至少一字线所耦接的存储胞进行一刷新操作。在一待机模式下，存取电路每隔一特定时间，选择字线的一者，并根据所选择的字线的保持数据能力，决定是否对所选择的字线所耦接的存储胞进行刷新操作。在本发明中，存储器对数据保存能力较好的存储胞进行较少次的刷新操作，故可减少存储器于待机模式下的功耗。

呈现垂直电阻式存储器阵列。所述阵列包括柱电极和围绕所述柱电极的所述侧周界的开关衬垫。该阵列包括连接到开关衬垫的第一侧的两个或更多个垂直堆叠的单池(SC)电极。开关衬垫、柱电极和每一个SC电极的并置形成相应电阻开关单元(例如，OxRRAM单元)。这些单元的垂直组或组可并联连接并且各自共享相同的柱电极。垂直单元组中的单元可以作为组写入或读取，以限制组内的任何一个或多个单独单元的不一致CF形成的影响。

本发明实施例公开一种AMD系统之动态随机存取存储器模块的检测系统，用于验证动态随机存取存储器模块所包含电可擦除可编程只读存储器中之信息写入与读取的功能，检测系统包含至少一个存储器模块插槽、以及处理单元，存储器模块插槽用以插入动态随机存取存储器模块，而动态随机存取存储器模块上具有电可擦除可编程只读存储器，当操作系统控制处理单元后，处理单元中的I

本发明提供一种地址位译码电路、方法、电子设备和存储介质，通过第一时钟脉冲信号产生一地址保持脉冲控制信号，控制所述地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间完成地址位的锁存。消除地址译码器译码与锁存产生的延迟，提高ROM读取数据的速度。

本发明涉及移动硬盘技术领域，本发明提供了一种便于调节的移动硬盘放置架，包括放置架、U形箱、移动硬盘、硬盘放置组件、升降调节组件和接触缓冲组件，所述放置架设置在U形箱中间，所述U形箱两内侧分别开设有条形槽，所述硬盘放置组件设置在放置架内，所述升降调节组件设置在U形箱内，所述接触缓冲组件设置在第一凹槽处，所述硬盘放置组件包括转动轴、第一凸部、档杆、第二凸部和第二凹槽，所述升降调节组件包括电机、第一螺杆、第二螺杆、螺纹套、固定杆、第一皮带轮、第二皮带轮和皮带，所述接触缓冲组件包括空心筒、压板、连接杆、压块和弹簧。本发明存放过程步骤简单，装卸后将放置架上升至顶端进行放置，不占用空间。

本发明公开了一种基于FPGA的DDR功能测试系统及方法，该系统包括：控制设备及FPGA卡，其中，控制设备用于获取测试人员设置的与待测DDR相对应的界面信息；FPGA卡包括ARM模块及FPGA模块，ARM模块与控制设备连接，用于接收控制设备发送的界面信息，并获取与界面信息相对应的功能测试信息；FPGA模块一端与ARM模块连接，另一端用于与待测DDR连接，用于接收ARM模块传输的功能测试信息，并根据功能测试信息对待测DDR进行电路测试及SPD烧录。实施本发明的技术方案可对待测DDR进行电路测试及SPD烧录，从而可确认DDR内存功能是否正常，提高了DDR产品的质量。

本发明提供一种写入均衡检测器、写入均衡检测电路及存储器，其通过将恢复逻辑函数(相当于MCK_R1和MCK_F1的异或函数XOR)实现到写入均衡检测器的触发器NMOS分支中，并使用半频时钟信号(MCK_R1和MCK_F1)作为其输入，从而不需要另行设置时钟恢复电路就能得到时钟(CK)信号相对于DQS信号的时序偏差信息，能够避免因时钟恢复电路而导致的最大动作频率的限制以及额外的相位误差。

本公开涉及存储器装置和该存储器装置的操作方法。一种存储器装置可以包括：多个存储器单元；外围电路，该外围电路被配置为对多个存储器单元中的选定存储器单元执行多个编程循环，多个编程循环中的每一个包括编程脉冲施加操作和编程验证操作；以及控制逻辑，该控制逻辑被配置为控制外围电路，以响应于在多个编程循环中的第n编程循环(n是等于或大于1的自然数)期间接收的挂起命令而挂起第n编程循环，并且响应于恢复命令而利用负验证操作恢复第n编程循环。在恢复命令施加时，负验证操作施加负电压，该负电压的电压小于状态电压。

本发明公开一种双端口、双功能存储器装置，其可经配置以使用人工智能AI电路系统，例如所述存储器装置的所述神经形态阵列及/或深度学习加速器DLA，对写入到所述存储器装置的数据执行操作。所述存储器装置可包含专用于所述AI电路系统与所述主机装置之间的通信的端口，及专用于所述存储器装置的存储器阵列与主机装置之间的通信的另一端口。使用存储器装置的AI电路系统执行操作，例如图像处理操作可减少数据传送，减少资源消耗，并从主机装置卸载工作负荷。

本公开涉及一种半导体设备、半导体系统及半导体设备的操作方法。一种半导体设备可以包括：命令生成电路，其被配置为基于用于数据驱动操作的数据命令信号生成依次被激活的第一内部命令信号和第二内部命令信号；阻抗设置电路，其基于第一内部命令信号被使能，并且被配置为设置反映了参考电阻的阻抗；以及数据驱动电路，其基于第二内部命令信号被使能，并且被配置为基于设置的阻抗执行数据驱动操作。

本公开提供一种均衡器测试方法、电路、装置、设备及存储介质，涉及半导体技术领域。该方法包括：在关闭芯片的当前字线供电电源后，向灵敏放大器施加灵敏放大器控制电压以保持灵敏放大器开启，当前字线连接芯片的存储晶体管的栅极，存储晶体管的漏极连接芯片的位线，灵敏放大器位于位线和对应的互补位线之间，以使在响应于预充电信号执行的向均衡器施加均衡控制电压的操作后，测量芯片在灵敏放大器控制电压下的功耗，获得芯片功耗测量结果，均衡器位于位线与互补位线之间，并根据芯片功耗测量结果获得均衡器的状态，以对均衡器进行测试。

本发明公开了一种基于DRAM的固态硬盘，包括主体和风机，所述主体前部开设有第一旋转槽，其中，所述第一旋转槽内部连接有阻尼转轴，所述阻尼转轴一侧连接有把手，靠近第一旋转槽的所述主体前部开设有安装槽。该基于DRAM的固态硬盘设置有第一卡合槽能够通过拉动动态随机访问存储器进行移动，以便第一卡合槽移动时可以对第一卡合块进行挤压，第一卡合块受到挤压时可以对第一弹簧进行挤压，当第一卡合块挤压到第一挤压槽内部时将动态随机访问存储器进行松开，动态随机访问存储器松开后推动板可以通过第二弹簧自身弹力进行复位，推动板复位后可以将动态随机访问存储器进行推动，方便动态随机访问存储器可以取出时可以自动推出。

本公开提供了一种存储器件。该存储器件包括：存储单元阵列，被配置为存储数据；命令解码器，被配置为从外部接收命令以生成第一存储单元控制信号；PIM(存储器中处理器)块，被配置为基于内部存储的指令生成第二存储单元控制信号，并基于第二存储单元控制信号执行内部处理操作，该第二存储单元控制信号包括用于执行内部处理操作的命令；以及操作模式多路复用器，被配置为输出第一存储单元控制信号和第二存储单元控制信号中的任何一个，并将其提供给存储单元阵列。

本公开提供了一种存储芯片的测试方法、存储芯片的测试装置、计算机可读存储介质与电子设备，属于半导体技术领域。所述方法包括：基于存储芯片的目标写入时序参数，向所述存储芯片的存储单元中写入测试数据，并基于所述存储芯片的目标读取时序参数，从所述存储单元中读取存储数据；根据所述测试数据与所述存储数据确定所述存储芯片的测试结果；其中，所述测试数据包括多个不同的二进制序列，且每个二进制序列中有且只有一个数据位为1，所述目标写入时序参数小于所述存储芯片的标准写入时序参数，所述目标读取时序参数小于所述存储芯片的标准读取时序参数。本公开可以提高存储芯片的测试效率和准确率。

本公开涉及用于预充电数字线的系统、设备和方法。局部输入/输出LIO线可用于预充电和均衡与感测放大器相关联的数字线。在一些实例中，可省略所述相关联感测放大器的预充电装置和均衡装置。在一些实例中，均衡装置可将LIO线对的线短接在一起。所述LIO线对可将一或多对数字线驱动到预充电电位。在一些实例中，数字线可连接到所述LIO线对且驱动到中点电位。

本发明涉及固态硬盘异常掉电的优化方法、装置、设备及介质，该方法，包括：判断固态硬盘是否异常掉电；若固态硬盘是异常掉电，则获取固态硬盘掉电前最后的写入点；对该写入点填充虚拟数据；读取虚拟数据，以形成读取数据；判断读取数据与虚拟数据是否相同；若读取数据与虚拟数据相同，则在后续有新数据写入时，继续使用该写入点。本发明通过在异常掉电发生后，对掉电前最后的写入点,进行虚拟数据填充,然后检查填充的虚拟数据是否正确，若正确，则可继续使用当前写入点,不需更换新的写入点及搬移当前写入点上的数据,从而优化了异常处理过程,提高了固态硬盘的启动速度,间接提高闪存块的利用效率。

本发明公开了一种堆叠式双忆阻器存储结构、存储电路及工作方法，每个忆阻器存储单元包括反向相连的忆阻器m1和忆阻器m2；每个忆阻器的上电极和下电极分别设有第一金属丝线和第二金属丝线；所述第一金属丝线连通读取层电路，第二金属丝线连通编码层电路；本发明采用堆叠式方法设计了编码层电路和读取层电路，二者共用忆阻器存储单元，且互相独立，同时公开了相应的工作方法，包括编码、读取和格式化方法；本发明设计的堆叠式双忆阻器存储电路结构既保证了资源的合理使用，更提升了忆阻器作为存储核心单元的稳定性，保证了存储阵列在存储数据时的优势，从而使忆阻器在存储器中的应用具有更好的适用性。

本申请提供了一种掩模只读存储器装置。单晶体管存储器单元以行和列布置。每条字线与相应行相关联。每条位线与相应列相关联。每条第一参考线在第一阶段选择性地提供第一电位并在第二阶段选择性地提供第二电位。每条第二参考线在第一读取阶段选择性地提供第二电位并在第二阶段选择性地提供第一电位。每个存储器单元具有联接到字线的栅极、联接到位线的漏极以及浮置、接地或联接到第一参考线和第二参考线之中的一个的源极端子。在存储器单元的读取操作期间读取第一至第四逻辑值中的一个。

本公开涉及一种数据读写电路及其方法、存储器及其驱动方法、电子设备，涉及存储技术领域，以提高数据读取的准确度。所述数据读写方法包括：在预充电阶段，数据信号线向第一晶体管提供第一参考电压，辅助信号线向第一晶体管和第二晶体管同时提供第一参考电压，电容器的第二电极施加第一写控制电压，第二晶体管导通，对存储节点进行预充电；其中，数据对应的最大数据电压与第一晶体管的阈值电压之和为基准电压，第一参考电压大于基准电压。在数据写入阶段，响应于写命令，辅助信号线浮置，数据信号线向第一晶体管提供数据电压，第一晶体管导通；存储节点放电至稳定状态，写入数据电压对应的数据。