存储器装置及其制造方法

技术领域

本发明关于一种半导体结构及其制造方法。更具体地，本发明涉及一种具有受限的电荷存储结构的存储器装置及制造存储器装置的方法。

背景技术

半导体集成电路(IC)产业经历了快速发展。集成电路制造技术的进步已经产生了数个世代的集成电路，而且每一世代都比上一世代制造出产品更小更复杂的电路。目前已经开发出几种先进的技术来实现较更小的特征尺寸，这些技术用于制造诸如闪存之类的存储装置。然而，存储装置中的存储单元的结构及其工艺并非在所有方面都令人完全满意。例如，存储层中的电荷有可能移动到相邻的存储单元。因此，本发明的其中一个优势是提供上述相关问题的解决方案。

发明内容

本发明的一形式是提供一种存储器装置。此存储器装置包含一半导体衬底、一叠层结构、一电荷存储结构、一势垒层、一隧穿层、以及一半导体层。半导体衬底具有一主表面。叠层结构配置在半导体衬底的主表面上，且包含彼此交替叠层的多个导电层及多个绝缘层。电荷存储结构包含多个弯折存储结构或多个分离的存储区段，弯折存储结构或分离的存储区段与导电层的侧壁相对，其中各弯折存储结构或各分离的存储区段，在平行主表面的一方向上实际上对准对应的导电层。势垒层至少有一局部夹置在导电层与弯折存储结构之间或者导电层与分离的存储区段之间。隧穿层配置在弯折存储结构上或分离的存储区段上。导体层配置在隧穿层上。

在某些实施方式中，电荷存储结构包含弯折存储结构，且导电层的侧壁相对于绝缘层的侧壁凹陷，以定义出多个凹部，弯折存储结构容置在凹部中。

在某些实施方式中，电荷存储结构包含弯折存储结构，且绝缘层的侧壁相对于导电层的侧壁凹陷，以定义出多个凹部；其中电荷存储结构还包含多个连接部，各连接部连接弯折存储结构中的相邻两者，且连接部容置在凹部中。

在某些实施方式中，电荷存储结构包含分离的存储区段，且导电层的侧壁相对于绝缘层的侧壁凹陷，以定义出多个凹部，分离的存储区段容置在凹部中。

在某些实施方式中，电荷存储结构包含分离的存储区段，且导电层的侧壁相对于绝缘层的多个侧壁凹陷，以定义出多个凹部，凹部容置分离的存储区段，其中部分的隧穿层及部分的半导体层位于凹部中。

在某些实施方式中，电荷存储结构包含分离的存储区段，且各分离的存储区段包含一垂直部以及两凸缘，垂直部面对所对应的导电层的侧壁，所述两凸缘从垂直部延伸出并朝向对应的导电层。

本发明的另一形式是提供一种制造存储器装置的方法。此方法包含以下步骤：形成一叠层结构，叠层结构包含彼此交替叠层的多个选择性功能层及多个绝缘层，选择性功能层及绝缘层具有各自的侧壁；使选择性功能层的侧壁或绝缘层的侧壁凹陷，以形成多个凹部；按照顺序形成一势垒层以及一电荷存储层覆盖选择性功能层的侧壁及绝缘层的侧壁，其中势垒层及电荷存储层填充各凹部的局部，从而在各凹部中形成一剩余空间；形成一隧穿层于电荷存储层上；以及形成一半导体层于隧穿层上。

在某些实施方式中，使选择性功能层的侧壁或绝缘层的侧壁凹陷包含刻蚀选择性功能层的侧壁，以形成凹部，其中形成半导体层包含使半导体层填满剩余空间，从而让半导体层在剩余空间中形成多个角。

在某些实施方式中，使选择性功能层的侧壁或绝缘层的侧壁凹陷包含刻蚀绝缘层的侧壁，以形成凹部。

本发明的又一形式是提供另一种制造存储器装置的方法。此方法包含以下步骤：形成一叠层结构，叠层结构包含彼此交替叠层的多个牺牲层及多个绝缘层，牺牲层及绝缘层具有各自的侧壁；使牺牲层的侧壁或绝缘层的侧壁凹陷，以形成多个凹部；在形成凹部后，形成多个分离的电荷存储区段于牺牲层的侧壁上；形成一隧穿层于分离的电荷存储区段上；形成一半导体层于隧穿层上；移除牺牲层以形成多个空间，各空间介于两相邻的绝缘层之间，空间暴露出分离的电荷存储区段；形成一势垒层内衬空间的内侧表面；以及形成多个导电层于空间中。

在某些实施方式中，使牺牲层的侧壁或绝缘层的侧壁凹陷包含刻蚀牺牲层的侧壁，以形成凹部；其中形成分离的电荷存储区段包含选择性地沉积分离的电荷存储区段于牺牲层的凹陷的侧壁上，各分离的电荷存储区段具有一外侧表面实际上与绝缘层的侧壁齐平。

在某些实施方式中，使牺牲层的侧壁或绝缘层的侧壁凹陷包含刻蚀牺牲层的侧壁，以形成凹部；其中形成分离的电荷存储区段包含选择性地沉积分离的电荷存储区段于牺牲层的凹陷的侧壁上；其中形成隧穿层包含使隧穿层局部性地充填各凹部，从而在各凹部中形成一剩余空间；其中形成半导体层包含使半导体层填满剩余空间，从而让半导体层在剩余空间中形成多个角。

在某些实施方式中，使牺牲层的侧壁或绝缘层的侧壁凹陷包含刻蚀绝缘层的侧壁，以形成凹部，其中各牺牲层具有一凸部凸出绝缘层的侧壁，且各凸部具有露出的一上表面、露出的一下表面及露出的一侧表面；其中形成分离的电荷存储区段包含形成覆盖上表面、下表面及侧表面的分离的电荷存储区段。

附图说明

图1A-图1D绘示本发明一些实施方式的制造存储器装置的方法的剖面示意图。

图2A-图2G绘示本发明另外一些实施方式的制造存储器装置的方法的剖面示意图。

图3A-图3E绘示本发明另外一些实施方式的制造存储器装置的方法的剖面示意图。

图4A-图4E绘示本发明另外一些实施方式的制造存储器装置的方法的剖面示意图。

图5A-图5G绘示本发明另外一些实施方式的制造存储器装置的方法的剖面示意图。

图6绘示根据本发明一些实施方式的存储器装置的剖面示意图。

图7绘示根据本发明另外一些实施方式的存储器装置的剖面示意图。

图8绘示根据本发明另外一些实施方式的存储器装置的剖面示意图。

图9绘示根据本发明另外一些实施方式的存储器装置的剖面示意图。

图10绘示根据本发明另外一些实施方式的存储器装置的剖面示意图。

【符号说明】

110 半导体衬底

111 主表面

120 叠层结构

122 选择性功能层

122s 侧壁

122a 空隙空间

123 牺牲层

123a 空隙空间

123p 凸部

123u 上表面

123b 下表面

123s 侧表面

124 绝缘层

124s 侧壁

126 凹部

126＂ 凹部

128 剩余空间

130 势垒层

132 垂直部

134 水平部

140 电荷存储层

142 弯折结构

144 部分

150 隧穿层

160 半导体层

162 角

164 绝缘结构

170 导电层

170s 侧壁

172 高介电系数层

180 介电层

180a 剩余部分

182 介电结构

190 电荷存储区段

194 部分

200a 存储器装置

200b 存储器装置

200c 存储器装置

200d 存储器装置

200e 存储器装置

210 电荷存储结构

220 弯折存储结构

222 垂直部分

224a、224b 水平部分

230 连接部

240 存储区段

242 垂直部

244a、244b 凸缘

H 高度

T1、T2 厚度

T3、T4 厚度

D 方向

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

以下发明提供了许多不同实施方式或实例来实现所请目标的不同特征。下文描述元件及排列的特定实施方式以简化本揭示案。当然，这些实施方式仅为实施例且并不意欲为限制。举例而言，下文描述形成第一特征在第二特征上或上方，可包含第一特征及第二特征形成为直接接触的实施方式，且亦可包含在第一特征与第二特征之间形成额外特征，以使第一特征与第二特征为不直接接触的实施方式。另外，本发明可在各实施方式中使用重复的元件符号及/或字母。这种重复是出于简明性及清晰的目的，并非是指所论述的各实施方式及/或配置之间的关系。

应当理解，尽管本文使用「第一」、「第二」等术语来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用以区别一个元件与另一个元件。例如，第一元件可以称为第二元件；类似地，第二元件可以称为第一元件，而不脱离实施方式的范围。如本文使用的术语「及/或」，意义上包含一或多个相关列出项目的任一组合以及所有组合。

另外，为了便于描述，本文中使用空间相对性术语(诸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及类似术语)来描述图式中所示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了图中所描绘的定向外，空间相对性术语意欲包含使用或步骤中的装置的不同方向。此装置可使用其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对性描述词汇亦应做类似的解读。

此外，当使用「约」、「大约」等术语来描述数值或数值范围时，该术语的目的是包含合理范围内的数值范围，例如所述数值的+/-20％或本领域技术人员理解的其他数值范围。举例而言，术语「约5nm」包含4.0nm至6.0nm的尺寸范围。

将理解，当元件被称作「连接」或「耦接」至另一元件时，其可被直接连接或耦接至另一元件或可存在中介元件。相反，当元件被称作「直接连接」或「直接耦接」至另一元件时，不存在中介元件。

图1A-图1D绘示本发明一些实施方式的制造存储器装置的方法的剖面示意图。如图1A所示，此方法包括形成至少一叠层结构120的步骤(即，一个或多个叠层)，此叠层结构120包括彼此交替排列的多个选择性功能层122和多个绝缘层124。叠层结构120形成在半导体衬底110上。当形成多个叠层结构120时，相邻的叠层结构120之间存在空间，空间可例如为沟槽120t。在叠层结构120中，选择性功能层122和绝缘层124具有各自的侧壁，例如侧壁122s和侧壁124s。在一些实施例中，选择性功能层122可以是例如由氮化硅或类似材料所制成的牺牲层，其在后续工艺中将被金属栅极置换。然而，在另外一些实施例中，选择性功能层122可以是多晶硅层，其在后续工艺中不会被置换，且作为最终装置中的栅极。此外，绝缘层124可由不同于选择性功能层122的任何合适的绝缘材料所形成，例如氧化硅或类似材料。根据本发明的一些实施例，选择性功能层122和绝缘层124的厚度可以在几纳米到几百纳米的范围内。

在形成叠层结构120之后，如图1A所示，使选择性功能层122的侧壁122s凹陷，以在相邻的绝缘层124之间形成凹部126。上述凹陷工艺可以通过任何合适的工艺进行，例如反应性离子刻蚀(RIE)技术或湿法刻蚀工艺或其他合适的刻蚀工艺。在一些实施例中，凹部126的深度D可从80埃(A)到200A，例如100-150A。

如图1B所示，在将选择性功能层122的侧壁122s凹陷之后，按照顺序形成势垒层130和电荷存储层140覆盖选择性功能层122的凹陷的侧壁和绝缘层124的侧壁124s。在一些实施例中，势垒层130和电荷存储层140以是共形(保形)的方式来形成，使得势垒层130和电荷存储层140仅局部性地填充凹部126。因此，在凹槽126中存在剩余空间128。应注意，由于形成凹槽126，电荷存储层140是弯折的(或弯曲的)。在一些实施例中，势垒层130可包括氧化硅、铝掺杂的氧化硅、或掺杂其他金属的氧化硅。在一些实施例中，电荷存储层140可以包括氮化硅、氮氧化硅(SixOyNz)、富硅的氮化物、含有纳米颗粒的存储层、或类似材料。具有弯折结构的电荷存储层140提供了特定的技术效果，这将在下文中详细描述。

之后，在电荷存储层140上形成隧穿层150，如图1B所示。在一些实施例中，隧穿层150是以共形方式形成，并且隧穿层150未完全填满剩余空间128。在多个实施例中，隧穿层150可包括二氧化硅、氮氧化硅或类似材料或以能隙工程为概念的多层组合。

形成半导体层160于隧穿层150上。半导体层160完全填充剩余空间128，使得半导体层160在剩余空间128中形成多个角162。在多个实施例中，半导体层160具有一内表面(例如，半导体层160与隧穿层150之间的界面)，其与隧穿层150和电荷存储层140是实际上共形的。半导体层160可例如由多晶硅或其他合适的半导体材料所制成。在另外一些实施例中，半导体层160的每个角162具有80度至110度的角度，例如约90度。

请注意，具有角162的半导体层160可降低存储器装置的操作电压。具体而言，角162对电荷存储层140提供相对较强的电场。因此，可以降低存储器装置的操作电压。另外，具有弯折结构的电荷存储层140可大幅高存储器装置的可靠性。具体的说，因为电荷存储层140的弯折结构增加了电荷迁移的困难，所以存储层140中的电荷倾向于被限制在凹部126(标示在图1A)中的弯折结构内，例如图1B绘示的靠近选择性功能层122的存储层140的部分140p。因此，即使由于半导体层160的角162的贡献而降低操作电压，电荷也会被限制在存储层140D中所期望的存储单元内。再者，在一些实施例中，可按照顺序共形地形成势垒层130、电荷存储层140和隧穿层150，因此工艺是简单的，这表示工艺成本是具有经济效益的。

如图1C所示，可以选择性地形成绝缘结构164覆盖半导体层160。当形成多个叠层结构120时，绝缘结构164可以填充相邻叠层结构120之间的空间(例如，图1A的沟槽120t)。

之后，在本发明一些实施例中，选择性功能层124可被金属层170置换，如图1C和图1D所示。首先，移除选择性功能层124，而在相邻的两个绝缘层124之间形成空隙空间122a，空隙空间122a暴露出势垒层130。然后，在每个空隙空间122a中形成金属层170和高介电系数层172。请留意，高介电系数层172对于图1D所示的存储器装置不是必需的。在多个实施例中，金属层170可包括氮化钛、铜、钨或铂或类似材料。

图2A-图2G绘示本发明另外一些实施方式的制造存储器装置的方法的剖面示意图。下文中使用重复的元件编号来表示相同或相似的元件特征，并且前文所述的实施方式或实施例可以适用于下文的实施方式或实施例。如图2A所示，此方法包括形成至少一叠层结构120的步骤(即，一个或多个叠层)，此叠层结构120包括彼此交替排列的多个选择性功能层122和多个绝缘层124。叠层结构120可以与前文关于图1A所述的内容相同或相似，因此不再重复。

在形成叠层结构120之后，如图2A所示，使绝缘层124的侧壁24s凹陷，而在相邻的选择性功能层122之间形成凹槽126＂。上述的凹陷工艺可以与前文关于图1A-图1D所述的内容相似或相同，在此不再重复详细描述。

如图2B所示，按照顺序形成势垒层130和电荷存储层140于选择性功能层122的侧壁和绝缘层124的凹陷的侧壁上。势垒层130和电荷存储层140仅部分地填充凹部126＂，从而在凹部126＂中形成剩余空间128。

应注意，由于凹部126＂的形成，电荷存储层140是弯折的(或弯曲的)。具有弯折结构142的电荷存储层140提供了特定的技术效果。具体而言，如前文关于图1A-图1D所述，弯折结构142大幅提高了存储器装置的可靠性。因为电荷存储层140的弯折结构142增加了电荷迁移的困难性，所以电荷存储层140中的电荷较容易于被限制在弯曲结构内。因此，电荷被限制在电荷存储层140中所期望的存储单元。

如图2C所示，在一些实施例中，形成介电层180覆盖电荷存储层140并填满剩余空间128。之后，如图2D所示，移除电介质层180的多余的部分，而暴露出电荷存储层140的部分144，但是介电层180的剩余部分180a仍填充剩余空间128。在一些实施例中，电荷存储层140的剩余部分180a和暴露部分144大致上构成平坦的垂直表面。然后，如图2E所示，形成隧穿层150于电荷存储层140及介电层180的剩余部分180a上。之后，形成半导体层160于隧穿层150上。

如图2F所示，可以选择性地形成绝缘结构164覆盖半导体层160。当形成多个叠层结构120时，绝缘结构164可以填充相邻的两个叠层结构120之间的空间，例如图1A所示的沟槽120t。之后，在一些实施例中，选择性功能层124可以被金属层170置换，如图2F和2G所示。如图所示，先移除选择性功能层124，而在相邻的绝缘层124之间形成空隙空间122a，空隙空间暴露出势垒层130。此后，在每个空隙空间122a中形成金属层170和高介电系数层172。请注意，高介电系数层172对于图2G所示的存储器装置不是必需的。

根据上述图1A-图1D及图2A-图2G的各种实施例，本发明的某些实施方式提供一种制造存储器装置的方法。此方法包含以下步骤：形成叠层结构(例如叠层结构120)，叠层结构包含彼此交替叠层的多个选择性功能层及多个绝缘层；使选择性功能层(例如图1A的选择性功能层122)的侧壁或绝缘层(例如图2A的绝缘层124)的侧壁凹陷，以形成多个凹部(例如图1A的凹部126或图2A的凹部126＂)；按照顺序形成势垒层(例如势垒层130)以及电荷存储层(例如电荷存储层140)覆盖选择性功能层的侧壁及绝缘层的侧壁，其中势垒层及电荷存储层填充各凹部的局部，从而在各凹部中形成一剩余空间；形成隧穿层(例如隧穿层150)于电荷存储层上；以及形成半导体层(例如半导体层160)于隧穿层上。

图3A-图3E绘示本发明另外一些实施方式的制造存储器装置的方法的剖面示意图。下文中使用重复的元件编号来表示相同或相似的元件特征，并且前文所述的实施方式或实施例可以适用于下文的实施方式或实施例。如图3A所示，此方法包括形成至少一叠层结构120的步骤(即，一个或多个叠层)，此叠层结构120包括彼此交替排列的多个牺牲层123和多个绝缘层124。在叠层结构120中，牺牲层123及绝缘层124具有各自的侧壁，例如侧壁123s和侧壁124s。在一些实施例中，牺牲层123包括多晶硅或由多晶硅组成。在又一些实施例中，绝缘层124包括氧化硅或由氮氧化硅组成。在形成叠层结构120之后，使牺牲层123的侧壁123s凹陷，而形成多个凹部126。

如图3B所示，在牺牲层123的凹陷侧壁上形成多个分离的电荷存储区段190。在一些实施例中，通过选择性沉积工艺形成分离的电荷存储区段190，而在牺牲层123的凹陷侧壁上形成分离的电荷存储区段190。在多个实施例中，分离的电荷存储区段190包括氮化硅或由氮化硅组成，可以仅选择性地沉积在某些材料上(例如多晶硅)，而不会形成在绝缘层124的侧壁124s上。也就是说，电荷存储区段190的选择性的沉积材料自动地或自然地对准牺牲层123。此外，相邻的电荷存储区段190之间被一个对应的绝缘层124隔开。在一些实施例中，分离的电荷存储区段190填满凹槽126，并且每个分离的电荷存储区段190的外表面实际上是对齐绝缘层124的侧壁124s。请注意，每个分离的电荷存储区段190的高度H由牺牲层123的厚度所决定，所以可精准地形成电荷存储区段190。

如图3C所示，在分离的电荷存储区段190上形成隧穿层150，并且隧穿层150覆盖绝缘层124的侧壁。之后，在隧穿层150上形成半导体层160。

如图3D所示，可以选择性地形成绝缘结构164覆盖半导体层160。若形成多个叠层结构120时，绝缘结构164可填充在相邻的叠层结构120之间的空间。然后，移除牺牲层123，而形成多个空隙空间123a。每个空隙空间123a位于相邻的两个绝缘层124之间。在一些实施例中，这些分离的电荷存储区段190经由空隙空间123a而露出。

如图3E所示，形成势垒层130内衬在空隙空间123a的内侧表面上。在一些实施例中，势垒层130接触这些露出的电荷存储区段190。之后，在每个空隙空间123a中形成导电层170和高介电系数层172。由于势垒层130是在形成导电层170之前形成，因此导电层170的厚度T1小于电荷存储区段190的高度H(标示在图3B)。在多个实施例中，电荷存储区段190的高度H与导电层的厚度T1之间的差异实际上等于或大于势垒层130的厚度T2的2倍。

还请注意，分离的电荷存储区段190提供了特定的技术效果。特别是，因为每个分离的电荷存储区段190是独立的，并且彼此分开，各个分离的电荷存储区段190可以将电荷限制在其中，而且电荷移动到相邻的存储单元的可能性被最小化。因此，存储器装置的可靠性可以大幅提高。

图4A-图4E绘示本发明另外一些实施方式的制造存储器装置的方法的剖面示意图。下文中使用重复的元件编号来表示相同或相似的元件特征，并且前文所述的实施方式或实施例可以适用于下文的实施方式或实施例。如图4A所示，此方法包括形成至少一叠层结构120的步骤，此叠层结构120包括彼此交替排列的多个牺牲层123和多个绝缘层124。叠层结构120可以与前文关于图3A所述的相似或相同，因此不再重复叙述。在形成叠层结构120之后，将牺牲层123的侧壁123s凹陷，而形成多个凹部126。

如图4B所示，在牺牲层123的凹陷侧壁上形成多个分离的电荷存储区段190。图4B的分离的电荷存储区段190可以通过前文关于图3B所述的方法来形成。每个分离的电荷存储区段190的高度H由牺牲层123的厚度所决定。请注意，图4B所示的分离的电荷存储区段没有完全填满凹部126。举例而言，图4A所示的凹槽126的深度D可以大于图3A所示的凹槽126的深度D。因此，在图4B中，电荷存储区段190可以形成到所需要的厚度，并且凹槽126未被完全填满。

如图4C所示，形成隧穿层150于分离的电荷存储区段190上，并且覆盖绝缘层124的侧壁。隧穿层150填充凹部126的局部，因此凹部126中存在剩余空间128。之后，形成半导体层160于隧穿层150上。半导体层160完全填满剩余空间128(及/或凹部126)，使得半导体层160在剩余空间128中具有多个角162。半导体层160的角162具有降低存储器装置的操作电压的技术效果，因为半导体层160的角162产生相对较强的电场，如前文关于图1A-图1D的实施方式所述。

如图4D所示，可以选择性地形成绝缘结构164覆盖半导体层160。然后，移除牺牲层123，而形成多个空隙空间123a。每个空隙空间123a位于相邻的两个绝缘层124之间，并且分离的电荷存储区段190经由空隙空间123a而露出。

如图4E所示，形成势垒层130内衬在空隙空间123a的内侧表面上。在一些实施例中，势垒层130接触露出的电荷存储区段190。之后，在每个空隙空间123a中形成导电层170和高介电系数层172。由于势垒层130是在形成导电层170之前形成，因此导电层170的厚度T1小于电荷存储区段190的高度H(标示在图4B)。在多个实施例中，电荷存储区段190的高度H与导电层的厚度T1之间的差异实际上等于或大于势垒层130的厚度T2的2倍。

图5A-图5G绘示本发明另外一些实施方式的制造存储器装置的方法的剖面示意图。下文中使用重复的元件编号来表示相同或相似的元件特征，并且前文所述的实施方式或实施例可以适用于下文的实施方式或实施例。如图5A所示，此方法包括形成至少一叠层结构120的步骤，此叠层结构120包括彼此交替排列的多个牺牲层123和多个绝缘层124。叠层结构120可以与前文关于图3A所述的相似或相同，因此不再重复叙述。在形成叠层结构120之后，使绝缘层124的侧壁124s凹陷，而形成多个凹部126。在形成凹部126之后，每个牺牲层123具有凸部123p，突出于绝缘层124的凹陷侧壁。各个牺牲层123的凸部123p具有暴露出的上表面123u，暴露的下表面123b和暴露的侧表面123s。

如图5B所示，形成多个分离的电荷存储区段190覆盖暴露的上表面123u、下表面123b和侧表面123s。在一些实施例中，使用选择性沉积工艺来形成分离的电荷存储区段190，而在牺牲层123的露出表面上形成分离的电荷存储区段190。在多个实施例中，分离的电荷存储区段190包括氮化硅或由氮化硅组成，其可以仅选择性地沉积在诸如多晶硅的某些材料上，其中沉积的材料不会形成在绝缘层124上。也就是说，分离的电荷存储区段190是沉积覆盖牺牲层123的凸部123p。请注意，各个分离的电荷存储区段190的高度H大于各个牺牲层的厚度T4。

如图5C所示，形成介电层180覆盖分离的电荷存储区段190，并完全填充凹槽126(标示在图5A中)。

如图5D所示，移除介电层180的多余部分，而暴露出分离的电荷存储区段190的部分194。介电层180的剩余部分180a仍然填充凹槽126。

如图5E所示，形成隧穿层150于分离的电荷存储区段190上，并覆盖介电层180的剩余部分180a。然后，形成半导体层160于隧穿层150上，并且可以选择性地形成绝缘结构164于半导体层160上。

如图5F所示，移除牺牲层123，而形成多个空隙空间123a。各个空隙空间123a位于相邻的绝缘层124之间。分离的电荷存储区段190经由空隙空间123a而露出。

如图5G所示，形成势垒层130内衬在空隙空间123a的内侧表面上。在一些实施例中，势垒层130与露出的电荷存储区段190接触。之后，在每个空隙空间123a中形成导电层170和高介电系数层172。应注意，每个分离的电荷存储区段190的高度H(标示在图5B)大于对应的势垒层130、导电层170及高介电系数层172的总厚度T3。

根据上述图3A-图3E、图4A-图4E、及图5A-5G所述的各种实施方式，本发明的实施方式提供一种制造存储器装置的方法。此方法包含以下步骤：形成一叠层结构(叠层结构120)，此叠层结构包含彼此交替叠层的多个牺牲层(例如牺牲层123)及多个绝缘层(例如绝缘层124)；使这些牺牲层的这些侧壁(例如图3A及图4A的牺牲层123的侧壁123s)或这些绝缘层的这些侧壁(例如图5A的绝缘层124的侧壁124s)凹陷，以形成多个凹部(例如凹部126)；在形成这些凹部后，形成多个分离的电荷存储区段(例如分离的电荷存储区段190)于这些牺牲层的这些侧壁上；形成一隧穿层(例如隧穿层150)于这些分离的电荷存储区段上；形成一半导体层(例如半导体层160)于该隧穿层上；移除这些牺牲层(例如牺牲层123)以形成多个空间(例如空隙空间123a)，各该空间介于两相邻的这些绝缘层之间，这些空间暴露出这些分离的电荷存储区段；形成一势垒层(例如势垒层130)内衬这些空间的内侧表面；以及形成多个导电层(例如导电层170)于这些空间中。

本发明的另一形式是提供一种存储器装置。图6绘示根据本发明一些实施方式的存储器装置200a的剖面示意图。存储器装置200a例如为三维NAND闪存。存储器装置200a包括半导体衬底110、至少一叠层结构120、电荷存储结构210、势垒层130、隧穿层150以及半导体层160。

半导体衬底110具有主表面111，其上建构有多个存储单元。举例而言，半导体衬底110可包含硅。在某些实施方式中，半导体衬底110可包含其他元素半导体，例如锗。在另外某些实施方式中，半导体衬底110可以包含合金半导体，例如硅锗、碳化硅锗等。在又一些实施方式中，半导体衬底110可以包含绝缘体上半导体(SOI)结构。在又一些实施方式中，半导体衬底110可以包含覆盖半导体材料的外延层。

叠层结构120设置在半导体衬底110的主表面111上。叠层结构120包括交替配置的多个导电层170以及多个绝缘层124。导电层170的侧壁170s相对于绝缘层124的侧壁124s凹陷，以定义出多个凹槽126。导电层170可由掺杂或非掺杂的多晶硅所制成，或者导电层170可由诸如氮化钛、铜、钨、或铂等金属材料所制成。本发明并不以此为限，本领域技术人员可依照实际需求做选择。在一些实施方式中，绝缘层124可由任何合适的材料所制成，例如氧化硅或类似材料。

电荷存储结构210包括多个弯折存储结构220及多个连接部230(连接部230是选择性地配置，并非必要)。当电荷存储结构210包括连接部230时，各个连接部230连接相邻的弯折存储结构220。弯折存储结构220与导电层170的侧壁170s相对(或面对)设置。具体的说，各个弯折存储结构220在平行主表面111的方向D上实际上对准相对应的一个导电层170。各个弯折存储结构220至少部分地容置在相对应的一个凹槽126中。在一些实施例中，各个弯折存储结构220包括一垂直部分222和两个水平部分224a、224b。水平部分224a、224b从垂直部分222的相对两侧延伸出，并朝向远离相邻的导电层170的方向延伸。每个垂直部分222在方向D上实际上对准相邻(或相对应)的导电层170。此外，当包含连接部230时，连接部230在方向D上实际上对准相邻的绝缘层124。

势垒层130至少有一局部插置在导电层170和弯折存储结构220之间。在一些实施例中，势垒层130覆盖绝缘层124的侧壁124s并延伸进入在凹槽126中。在凹槽126内的势垒层130的部分位于导电层170与弯折存储结构220的垂直部分222之间。在一些实施例中，势垒层130与电荷存储结构210是共形(保形)的。

隧穿层150设置在电荷存储结构210上。在一些实施例中，隧穿层150覆盖弯折存储结构。在一些实施例中，隧穿层150与电荷存储结构210是共形(保形)的。

半导体层160设置在隧穿层150上。半导体层160具有多个角162。每个角162位于弯折存储结构220的垂直部分222与水平部分224a、224b界定的空间内。在一些实施例中，半导体层160的各个角162具有80度到110度的角度，例如大约90度。存储器装置200a的其他特征可参考前文关于图1A-图1D所述的实施方式。

如上所述，具有角162的半导体层160可降低存储器装置的操作电压。具体而言，角162对弯折存储结构220提供相对较强的电场。因此，可以降低存储器装置200a的操作电压。另外，弯折存储结构220可大幅提高存储器装置200a的可靠性。具体而言，因为弯折存储结构220的转角增加了电荷迁移的困难，所以电荷倾向于被限制在弯折存储结构220的垂直部分222。所以，电荷会被限制在所期望的存储单元内。

图7绘示根据本发明的一些实施方式的存储器装置200b的剖面示意图。存储器装置200b包括半导体衬底110、至少一叠层结构120、电荷存储结构210、势垒层130、隧穿层150以及半导体层160。

叠层结构120设置在半导体衬底110的主表面111上。叠层结构120包括交替配置的多个导电层170以及多个绝缘层124。图7所示的叠层结构120与图6所示的叠层结构120的不同之处在于，图7的叠层结构120的绝缘层124的侧壁124s相对于导电层170的侧壁170s凹陷，而定义出多个凹部126。

电荷存储结构210包括多个弯折存储结构220及多个连接部230(连接部230是选择性地配置，并非必要)。当电荷存储结构210包括连接部230时，各个连接部230连接相邻的弯折存储结构220，且容置在其中一个凹部126中。各个弯折存储结构220在平行主表面111的方向D上实际上对准相对应的一个导电层170。各个弯折存储结构220包括一垂直部分222和两个水平部分224a、224b。水平部分224a、224b从垂直部分222的相对两侧延伸出，并朝向对应的导电层170延伸。这两个水平部分224a、224b位在相对应的导电层170的相对两侧。

势垒层130至少有一局部插置在导电层170和弯折存储结构220之间。在一些实施例中，势垒层130覆盖绝缘层124的侧壁124s。势垒层130的一些部分位于导电层170与弯折存储结构220的垂直部分222之间。在一些实施例中，势垒层130与电荷存储结构210是共形(保形)的。

在一些实施例中，存储器装置200b还包括位在电荷存储结构210上的介电结构182，并且介电结构182填充凹槽126。根据一些实施例，各个介电结构182的表面与弯折存储结构220的垂直部分222的表面实际上对齐或齐平。

隧穿层150设置在弯折存储结构220上。在一些实施例中，隧穿层150与弯折存储结构220的垂直部分222接触，并进一步覆盖介电结构182。

半导体层160设置在隧穿层150上。存储器装置200b的其他特征可参考前文关于图2A-图2D所述的实施方式。

图8绘示根据本发明一些实施方式的存储器装置200c的剖面示意图。存储器装置200c包括半导体衬底110、至少一叠层结构120、多个分离的存储区段240、势垒层130、隧穿层150以及半导体层160。

叠层结构120设置在半导体衬底110的主表面111上。再者，叠层结构120包括交替配置的多个导电层170以及多个绝缘层124。导电层170的侧壁170s相对于绝缘层124的侧壁124s凹陷，以定义出多个凹部126。

分离的存储区段240与导电层170的侧壁170s相对。换句话说，各个分离的存储区段240在平行主表面111的方向D上实际上对准相对应的一个导电层170。分离的存储区段240容置在凹部126中。在某些实施例中，各个分离的存储区段240的侧壁240s与绝缘层124的侧壁124s实际上齐平或对齐。在另外某些实施例中，各个分离的存储区段240的高度H大于各导电层170的厚度T1。

势垒层130至少有一局部插置在导电层170与分离的存储区段240之间。在一些实施例中，势垒层130包括多个垂直部132及多个水平部134，水平部134连接到垂直部132。根据一些实施例，各个垂直部132面对相对应的导电层170的侧壁170s，且各个水平部134位于相邻的导电层170与绝缘层124之间。

隧穿层150设置在分离的存储区段240上。在一些实施例中，隧穿层150覆盖分离的存储区段240的侧壁240s以及绝缘层124的侧壁124s。

半导体层160设置在隧穿层150上。存储器装置200c的其他特征可参考前文关于图3A-图3E所述的实施方式。

如前文所述，各个分离的存储区段240可以将电荷限制在其中，并且电荷迁移到相邻存储单元的可能性被最小化，因为每个分离的存储区段240是各自独立的，并且彼此分开。因此，存储器装置的可靠性可显著提高。

图9绘示根据本发明一些实施方式的存储器装置200d的剖面示意图。存储器装置200d包括半导体衬底110、至少一叠层结构120、多个分离的存储区段240、势垒层130、隧穿层150以及半导体层160。

叠层结构120设置在半导体衬底110的主表面111上。再者，叠层结构120包括交替配置的多个导电层170以及多个绝缘层124。导电层170的侧壁170s相对于绝缘层124的侧壁124s凹陷，以定义出多个凹部126。

分离的存储区段240与导电层170的侧壁170s相对设置。换句话说，各个分离的存储区段240在平行主表面111的方向D上实际上对准相对应的一个导电层170。分离的存储区段240容置在凹部126中。在图9绘示的实施例中，各个分离的存储区段240的侧壁240s相对于绝缘层124的侧壁124s凹陷。在一些实施例中，各个分离的存储区段240的高度H大于各个导电层170的厚度T1。

势垒层130至少有一局部插置在导电层170与分离的存储区段240之间。图9的势垒层130的具体实施方式可与图8的势垒层130相同或相似，此处不在赘述。

隧穿层150设置在分离的存储区段240上。在一些实施例中，隧穿层150覆盖分离的存储区段240的侧壁240s以及绝缘层124的侧壁124s。在一些实施例中，隧穿层150覆盖绝缘层124的侧壁124s，并且延伸进入凹部126中而覆盖分离的存储区段240的侧壁240s。隧穿层150没有完全填充凹槽126，因此在各个凹槽126中存在剩余空间128。

半导体层160设置在隧穿层150上。在一些实施例中，半导体层160完全填满剩余空间128，使得半导体层160在剩余空间128中具有多个角162。存储器装置200d的其他特征可参考前文关于图4A-图4E所述的实施方式。

如前文所述，具有角162的半导体层160可降低存储器装置200d的操作电压。具体而言，角162对分离的存储区段240提供相对较强的电场。因此，可以降低存储器装置200d的操作电压。另外，因为每个分离的存储区段240是独立的，并且彼此分开，各个分离的存储区段240可以将电荷限制在其中，而且电荷移动到相邻的存储单元的可能性被最小化。因此，存储器装置200d的可靠性可以大幅提高。

图10绘示根据本发明一些实施方式的存储器装置200e的剖面示意图。存储器装置200d包括半导体衬底110、至少一叠层结构120、多个分离的存储区段240、势垒层130、隧穿层150以及半导体层160。

叠层结构120设置在半导体衬底110的主表面111上。再者，叠层结构120包括交替配置的多个导电层170以及多个绝缘层124。

分离的存储区段240与导电层170的侧壁170s相对设置。在一些实施例中，各个分离的存储区段240在平行主表面111的方向D上实际上对准相对应的一个导电层170。根据某些实施例，各个分离的存储区段240包括垂直部242以及由垂直部242的相对边缘延伸出的两个凸缘244a、244b。垂直部242面对相对应的导电层170的侧壁170s。这两个凸缘244a，244b从垂直部242朝向对应的导电层170延伸。

势垒层130至少有一局部插置在导电层170与分离的存储区段240之间。在一些实施例中，势垒层130包括多个垂直部132及多个水平部134，水平部134连接到垂直部132。根据一些实施例，各个垂直部132面对相对应的导电层170的侧壁170s，并且在对应的导电层170与分离的存储区段240的垂直部242之间垂直地延伸。另一方面，各个水平部134位于相邻的导电层170与绝缘层124之间。此外，水平部134横向地延伸越过绝缘层124的侧壁124s。

存储器装置200e可以选择性地还包含多个介电结构182，设置在两相邻的分离的存储区段240之间。根据一些实施例，每个介电结构182具有表面182s，且各表面182s与分离的存储区段240的垂直部分242的外表面242s实际上齐平或对齐。

隧穿层150设置在分离的存储区段240上。在一些实施例中，隧穿层150与分离的存储区段240的垂直部242接触，并进一步覆盖介电结构182。

半导体层160设置在隧穿层150上。存储器装置200e的其他特征可参考前文关于图5A-图5G所述的实施方式。

如前文所述，各个分离的存储区段240可以将电荷限制在其中，并且电荷迁移到相邻存储单元的可能性被最小化，因为每个分离的存储区段240是各自独立的，并且彼此分开。因此，存储器装置200e的可靠性可显著提高。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。