栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法。

背景技术

具有屏蔽栅沟槽(Shield Gate Trench，SGT)的功率MOSFET器件是目前最先进的功率MOSFET器件技术，能够同时实现低导通电阻(Rdson)和低反向恢复电容(Crss)，从而同时降低了系统的导通损耗和开关损耗，提高了系统使用效率。屏蔽栅沟槽型器件的栅极结构包括屏蔽多晶硅和多晶硅栅(又称为控制栅)，屏蔽多晶硅通常也称为源多晶硅或屏蔽栅，都形成于沟槽中，根据屏蔽多晶硅和多晶硅栅在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽多晶硅位于沟槽的底部，多晶硅栅位于沟槽的顶部，多晶硅栅和屏蔽多晶硅之间呈上下结构关系。

现有技术的屏蔽栅沟槽型器件的形成方法中，首先提供一衬底(未图示)，在衬底内形成第一沟槽(未图示)，在第一沟槽侧壁和底部沉积ONO叠层结构作为屏蔽栅氧化层(未图示)；在第一沟槽内填充多晶硅，刻蚀多晶硅直到合适的高度形成屏蔽栅(未图示)；接着，通过热氧化工艺在屏蔽栅的表面上形成一层栅间氧化层(InterPoly Oxide，IPO，未图示)；之后，采用湿法刻蚀工艺去除位于栅间氧化层上方且覆盖在第一沟槽侧壁上的ONO叠层，并在该第一沟槽内通过氧化工艺形成覆盖在第一沟槽侧壁上的栅氧化层(未图示)，并进一步通过多晶硅沉积等工艺形成填充在第一沟槽内且位于栅间氧化层上方的多晶硅栅(未图示)。

然而，在采用湿法刻蚀工艺去除栅间氧化层上方的ONO叠层时，由于湿法刻蚀工艺的各向同性刻蚀的特性，该湿法刻蚀工艺在去除ONO叠层同时，将靠近第一沟槽侧壁的部分栅间氧化层刻蚀掉，因此导致在栅间氧化层的顶面上形成凹槽，如图1所示，从而破坏了栅间氧化层IPO的形貌，而后续通过热氧化形成栅氧化层时，由于此处为栅间氧化层IPO，故不会在此处形成能够填充该凹槽的栅氧化层，当进一步填充多晶硅以形成多晶硅栅后，多晶硅栅会填充该凹槽，且在此处会通过相对较薄的栅间氧化层与屏蔽栅间隔，由此导致多晶硅栅和屏蔽栅之间存在漏电，进而影响整个器件的电性参数和可靠性。

发明内容

本发明的目的在于提供一种栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法，以解决现有技术中由于湿法刻蚀工艺去除屏蔽介质层，导致的栅间氧化层的表面上出现凹槽、凸起等缺陷问题。

为解决上述技术问题，本发明提供一种栅间氧化层的形成方法，包括：

提供一半导体衬底，所述半导体衬底内形成有至少一沟槽，所述沟槽的内表面上形成有屏蔽介质层，且所述沟槽的底部填充有屏蔽栅，所述屏蔽栅暴露出上方的所述沟槽侧壁上的屏蔽介质层；

通过热氧化工艺在所述屏蔽栅表面上形成第一氧化层；

湿法去除所述沟槽内的位于所述第一氧化层顶面以上的屏蔽介质层，以暴露出所述沟槽侧壁上对应的半导体衬底表面；

在所述沟槽中沉积第二氧化层，所述第二氧化层覆盖所述沟槽中的所述第一氧化层和暴露出的半导体衬底表面；

刻蚀去除所述沟槽侧壁上的所述第二氧化层，并保留所述第一氧化层上的至少部分所述第二氧化层，以形成栅间氧化层。

可选的，形成所述第一氧化层的热氧化工艺的工艺条件包括：工艺温度范围为：800℃～1000℃。

可选的，在所述沟槽中沉积的第二氧化层的厚度为：

可选的，所述屏蔽介质层为ONO叠层，或者为氧化物层。

可选的，在所述沟槽中沉积第二氧化层的工艺为高密度等离子工艺。

可选的，所述湿法刻蚀工艺的刻蚀剂可以包括磷酸。

可选的，在所述半导体衬底内形成沟槽的步骤，包括：

提供一半导体衬底，并在所述半导体衬底的表面上形成图案化的光刻胶层；

以所述图案化的光刻胶层为掩膜，刻蚀所述半导体衬底，以形成至少一个所述沟槽。

可选的，在所述沟槽内形成屏蔽栅的步骤，包括：

沉积多晶硅层于所述屏蔽介质层的表面上，且所述多晶硅层至少填满所述沟槽；

回刻蚀所述多晶硅层，以在所述沟槽的底部形成目标高度的屏蔽栅。

基于如上所述的栅间氧化层的形成方法，本发明还提供了一种屏蔽栅沟槽型器件的形成方法，包括：

采用权利要求1至8中任一项所述的栅间氧化层的形成方法，在一半导体衬底内的沟槽中形成用于隔离屏蔽栅和多晶硅栅的栅间氧化层；

采用氧化工艺，在暴露出半导体衬底的沟槽的侧壁上形成第三氧化层，并在所述沟槽内填充多晶硅层，以形成屏蔽栅沟槽型器件的多晶硅栅。

可选的，所述栅间氧化层包括通过热氧化工艺形成的第一氧化层和采用高密度等离子工艺形成的第二氧化层，所述第二氧化层覆盖在所述第一氧化层的表面上。

与现有技术相比，本发明技术方案至少具有如下有益效果之一：

本发明提供了一种新型栅间氧化层的形成方法，来改善现有的小尺寸低压屏蔽栅沟槽型器件产品中形成的栅间氧化层IPO表面上存在凹槽、凸起等缺陷。具体的，通过在采用湿法刻蚀去除沟槽中的部分屏蔽介质层之后，添加了一步氧化层沉积工艺和一步刻蚀工艺，从而实现了在该沟槽中形成多晶硅栅氧化层和多晶硅栅之前，先用沉积在栅间氧化层IPO表面上的氧化层(第二氧化层)填补其表面上存在的凹槽、空洞等缺陷问题，进而解决了现有技术中由于湿法刻蚀工艺去除屏蔽介质层，导致的栅间氧化层的表面上出现凹槽的问题。

进一步的，由于本发明在形成控制栅氧化层和控制栅之前，通过一步沉积工艺和刻蚀工艺改善了栅间氧化层IPO的形貌和均匀性，避免了其表面上出现凹槽、凸起等缺陷，从而在后续屏蔽栅极沟槽器件形成多晶硅栅和湿法回刻工艺中，避免了由于栅间氧化层IPO表面存在凹槽、空洞等缺陷，导致多晶硅栅到屏蔽栅的漏电性能差的问题，进而提高了整个器件的可靠性，保证了产品的良率。

附图说明

图1为现有技术中屏蔽栅沟槽型器件的栅间氧化层表面具有凹槽的结构的扫描图；

图2为本发明一实施例中栅间氧化层的形成方法的流程示意图；

图3a～图3c为本发明一实施例中的栅间氧化层的形成方法在其制备过程中的结构示意图；

图4为现有技术中屏蔽栅沟槽型器件的栅间氧化层表面具有凹槽的另一结构的扫描图；

图5为现有技术中屏蔽栅沟槽型器件的栅间氧化层表面具有凹槽的另一结构的扫描图；

图6为采用本发明实施例形成的栅间氧化层的结构的扫描图。

具体实施方式

承如背景技术所述，在现有的屏蔽栅沟槽型器件的形成方法中，其是在衬底内形成第一沟槽(未图示)，在第一沟槽侧壁和底部沉积ONO叠层结构作为屏蔽栅氧化层(未图示)；在第一沟槽内填充多晶硅，刻蚀多晶硅直到合适的高度形成屏蔽栅(未图示)；接着，通过热氧化工艺在屏蔽栅的表面上形成一层栅间氧化层(InterPoly Oxide，IPO，未图示)；之后，采用湿法刻蚀工艺去除位于栅间氧化层上方且覆盖在第一沟槽侧壁上的ONO叠层，并在该第一沟槽内通过氧化工艺形成覆盖在第一沟槽侧壁上的栅氧化层(未图示)，并进一步通过多晶硅沉积等工艺形成填充在第一沟槽内且位于栅间氧化层上方的多晶硅栅(未图示)。

然而，在采用湿法刻蚀工艺去除栅间氧化层上方的ONO叠层时，由于湿法刻蚀工艺的各向同性刻蚀的特性，该湿法刻蚀工艺在去除ONO叠层同时，将靠近第一沟槽侧壁的部分栅间氧化层刻蚀掉，因此导致在栅间氧化层的顶面上形成凹槽，如图1所示，从而破坏了栅间氧化层IPO的形貌，而后续通过热氧化形成栅氧化层时，由于此处为栅间氧化层IPO，故不会在此处形成能够填充该凹槽的栅氧化层，当进一步填充多晶硅以形成多晶硅栅后，多晶硅栅会填充该凹槽，且在此处会通过相对较薄的栅间氧化层与屏蔽栅间隔，由此导致多晶硅栅和屏蔽栅之间存在漏电，进而影响整个器件的电性参数和可靠性。

为此，本发明提供了一种栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法，以解决现有技术中由于湿法刻蚀工艺去除屏蔽介质层，导致的栅间氧化层的表面上出现凹槽、凸起等缺陷问题。

参考图2所示，图2为本发明实施例中提供的栅间氧化层的形成方法的流程示意图；其中，所述栅间氧化层的形成方法可以包括如下步骤：

步骤S100，提供一半导体衬底，所述半导体衬底内形成有至少一沟槽，所述沟槽的内表面上形成有屏蔽介质层，且所述沟槽的底部填充有屏蔽栅，所述屏蔽栅暴露出上方的所述沟槽侧壁上的屏蔽介质层；

步骤S200，通过热氧化工艺在所述屏蔽栅表面上形成第一氧化层；

步骤S300，湿法去除所述沟槽内的位于所述第一氧化层顶面以上的屏蔽介质层，以暴露出所述沟槽侧壁上对应的半导体衬底表面；

步骤S400，在所述沟槽中沉积第二氧化层，所述第二氧化层覆盖所述沟槽中的所述第一氧化层和暴露出的半导体衬底表面；

步骤S500，刻蚀去除所述沟槽侧壁上的所述第二氧化层，并保留所述第一氧化层上的至少部分所述第二氧化层，以形成栅间氧化层。

即，本发明提供了一种新型栅间氧化层的形成方法，来改善现有的小尺寸低压屏蔽栅沟槽型器件产品中形成的栅间氧化层IPO表面上存在凹槽、凸起等缺陷。具体的，通过在采用湿法刻蚀去除沟槽中的部分屏蔽介质层之后，添加了一步氧化层沉积工艺和一步刻蚀工艺，从而实现了在该沟槽中形成多晶硅栅氧化层和多晶硅栅之前，先用沉积在栅间氧化层IPO表面上的氧化层(第二氧化层)填补其表面上存在的凹槽、空洞等缺陷问题，进而解决了现有技术中由于湿法刻蚀工艺去除屏蔽介质层，导致的栅间氧化层的表面上出现凹槽的问题。

以下结合附图和具体实施例对本发明提出的新型栅间氧化层的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图3a～图3c为本发明一实施例中的新型栅间氧化层的形成方法在其制备过程中的结构示意图。

在步骤S100中，具体参考图3a所示，提供一半导体衬底100，所述半导体衬底100内形成有至少一沟槽101，所述沟槽101的内表面上形成有屏蔽介质层110，且所述沟槽101的底部填充有屏蔽栅120，所述屏蔽栅120暴露出上方的所述沟槽侧壁上的屏蔽介质层110。其中，所述屏蔽介质层110可以为ONO叠层，或者也可以为氧化物层。示例性的，在本发明实施例中，所述屏蔽介质层110为ONO叠层，即，所述ONO叠层110可以包括氧化物111、氮化物112和氧化物112。所述半导体衬底100可以是本领域公知的任意合适的衬底材料，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side Polished Wafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。示例性的，本实施例中半导体衬底100例如为硅晶圆。

可选的，本发明实施例中提供了一种在所述半导体衬底100内形成沟槽101的具体实施方式，可以包括如下步骤：

首先，提供一半导体衬底100，并在所述半导体衬底100的表面上形成图案化的光刻胶层210，如图3a所示；

接着，以所述图案化的光刻胶层210为掩膜，刻蚀所述半导体衬底100，以形成至少一个所述沟槽101。

进一步的，在通过上述步骤在所述半导体衬底100内形成至少一个所述沟槽101之后，可以在所述沟槽101内形成屏蔽栅120，本发明提供了一种形成屏蔽栅的实现方式，具体包括如下步骤：

首先，沉积多晶硅层(未图示)于所述屏蔽介质层(ONO叠层)110的表面上，且所述多晶硅层至少填满所述沟槽101；

其次，回刻蚀所述多晶硅层，以在所述沟槽101的底部形成目标高度的屏蔽栅。

本实施例中，在形成沟槽101之后，可以去除半导体衬底表面上的所述光刻胶，之后，在沟槽101以及半导体衬底100的表面上依次沉积氧化物111、氮化物112和氧化物113，从而可以将沉积在半导体衬底100表面上的ONO叠层作为后续步骤过程中，保护半导体衬底100不被污染的保护层，也可以采用本发明附图中显示的显影之后的光刻胶210作为后续步骤过程中，保护半导体衬底100不被污染的保护层，本发明对此不做具体限定。

在步骤S200中，继续参考图3a所示，通过热氧化工艺在所述屏蔽栅120表面上形成第一氧化层130。其中，热氧化工艺的工艺条件包括：工艺温度范围为：800℃～1000℃。

通常，在现有技术中，当上下结构的屏蔽栅极沟槽器件(SGT)的尺寸做到小尺寸低压产品中时，由于产品尺寸小，屏蔽栅多晶硅的回刻深度较大，即超出了可以采用高密度等离子工艺HDP形成栅间氧化层的深宽比要求，从而导致无法使用传统的HDP填充来完成栅间氧化层IPO工艺。从而在现有技术中，通常采用ONO叠层的屏蔽栅氧化层来完成热氧IPO的生长。

在步骤S300中，具体参考图3b所示，湿法去除所述沟槽101内的位于所述第一氧化层130顶面以上的屏蔽介质层110，以暴露出所述沟槽101侧壁上对应的半导体衬底表面B。

其中，所述湿法刻蚀工艺的刻蚀剂可以包括磷酸。

本实施例中，由于作为屏蔽栅120与半导体衬底100之间的隔离层是ONO叠层，从而在采用湿法刻蚀工艺去除沟槽101内第一氧化层130表面以上覆盖在该沟槽101侧壁上的ONO叠层110时，由于湿法刻蚀工艺的各向同向刻蚀的特性，会导致在去除ONO叠层同时，将靠近沟槽101侧壁的部分第一氧化层130刻蚀掉，从而在第一氧化层130的顶面上形成凹槽，如图1或图3b所示；以及，由于湿法刻蚀工艺和氧化工艺的不稳性，导致在形成的第一氧化层130的局部表面上出现凸起的现象，如图4所示，或者，导致的第一氧化层130的表面上同时出现凹槽和凸起的问题，如图5所示。可见，采用传统的方法通过热氧化工艺形成的第一氧化层作为栅间氧化层的方案并不可取。

为此，采用本发明实施例中提供的新型栅间氧化层的形成方法，可以改善现有的小尺寸低压屏蔽栅沟槽型器件产品中形成的栅间氧化层IPO表面上存在凹槽、凸起等缺陷。具体的，通过在采用湿法刻蚀去除沟槽中的部分屏蔽介质层之后，添加了一步氧化层沉积工艺和一步刻蚀工艺，从而实现了在该沟槽中形成多晶硅栅氧化层和多晶硅栅之前，先用沉积在栅间氧化层IPO表面上的氧化层(第二氧化层)填补其表面上存在的凹槽、空洞等缺陷问题，进而解决了现有技术中由于湿法刻蚀工艺去除屏蔽介质层，导致的栅间氧化层的表面上出现凹槽的问题。

在步骤S400中，具体参考图3c所示，在所述沟槽101中沉积第二氧化层140，所述第二氧化层140覆盖所述沟槽101中的所述第一氧化层130和暴露出的半导体衬底B表面。

其中，在所述沟槽101中沉积的第二氧化层140的厚度为：

在步骤S500中，继续参考图3c所示，刻蚀去除所述沟槽101侧壁上的所述第二氧化层140，并保留所述第一氧化层130上的至少部分所述第二氧化层140，以形成栅间氧化层150。

本实施例中，本发明提供了一种新型栅间氧化层的形成方法，来改善现有的小尺寸低压屏蔽栅沟槽型器件产品中形成的栅间氧化层IPO表面上存在凹槽、凸起等缺陷。具体的，通过在采用湿法刻蚀去除沟槽中的部分屏蔽介质层之后，添加了一步氧化层沉积工艺和一步刻蚀工艺，从而实现了在该沟槽中形成多晶硅栅氧化层和多晶硅栅之前，先用沉积在栅间氧化层IPO表面上的氧化层(第二氧化层)填补其表面上存在的凹槽、空洞等缺陷问题，进而解决了现有技术中由于湿法刻蚀工艺去除屏蔽介质层，导致的栅间氧化层的表面上出现凹槽的问题。

此外，基于如上所述的栅间氧化层的形成方法，本发明还提供了一种屏蔽栅沟槽型器件的形成方法，继续参见图3c所示，该方法包括：

所述的栅间氧化层的形成方法，在一半导体衬底100内的沟槽101中形成用于隔离屏蔽栅120和多晶硅(未图示)的栅间氧化层130。

可选的，在所述沟槽101中形成栅间氧化层130之后，本发明提供的屏蔽栅沟槽型器件的形成方法还可以包括如下步骤：

采用氧化工艺，在暴露出半导体衬底100的沟槽101的侧壁上形成第四氧化层(未图示)，并在所述沟槽101内填充多晶硅层(未图示)，以形成屏蔽栅沟槽型器件的控制栅(未图示)。

综上所述，本发明提供了一种新型栅间氧化层的形成方法，来改善现有的小尺寸低压屏蔽栅沟槽型器件产品中形成的栅间氧化层IPO表面上存在凹槽、凸起等缺陷。具体的，通过在采用湿法刻蚀去除沟槽中的部分屏蔽介质层之后，添加了一步氧化层沉积工艺和一步刻蚀工艺，从而实现了在该沟槽中形成多晶硅栅氧化层和多晶硅栅之前，先用沉积在栅间氧化层IPO表面上的氧化层(第二氧化层)填补其表面上存在的凹槽、空洞等缺陷问题，进而解决了现有技术中由于湿法刻蚀工艺去除屏蔽介质层，导致的栅间氧化层的表面上出现凹槽的问题。

进一步的，由于本发明在形成控制栅氧化层和控制栅之前，通过一步沉积工艺和刻蚀工艺改善了栅间氧化层IPO的形貌和均匀性，避免了其表面上出现凹槽、凸起等缺陷，从而在后续屏蔽栅极沟槽器件形成多晶硅栅和湿法回刻工艺中，避免了由于栅间氧化层IPO表面存在凹槽、空洞等缺陷，导致多晶硅栅到屏蔽栅的漏电性能差的问题，进而提高了整个器件的可靠性，保证了产品的良率。

需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。