栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法

技术领域

本发明涉及半导体技术领域，特别涉及一种栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法。

背景技术

具有屏蔽栅沟槽(Shield Gate Trench，SGT)的功率MOSFET器件是目前最先进的功率MOSFET器件技术，能够同时实现低导通电阻(Rdson)和低反向恢复电容(Crss)，从而同时降低了系统的导通损耗和开关损耗，提高了系统使用效率。屏蔽栅沟槽型器件的栅极结构包括屏蔽多晶硅和多晶硅栅(又称为控制栅)，屏蔽多晶硅通常也称为源多晶硅或屏蔽栅，都形成于沟槽中，根据屏蔽多晶硅和多晶硅栅在沟槽中的设置不同通常分为上下结构和左右结构。上下结构中屏蔽多晶硅位于沟槽的底部，多晶硅栅位于沟槽的顶部，多晶硅栅和屏蔽多晶硅之间呈上下结构关系。

现有技术的屏蔽栅沟槽型器件的形成方法中，如图1a和图1b所示，首先提供一衬底100，在衬底内形成第一沟槽101，在第一沟槽101侧壁和底部沉积一层氧化层作为第一氧化层140。接着，在第一氧化层140表面形成第二氧化层150；在第一沟槽101内填充多晶硅，刻蚀多晶硅直到合适的高度形成屏蔽栅160；回刻蚀第二氧化层140，之后在其中间会得到第二沟槽(未图示)，接着采用HDP工艺在半导体衬底100上填充氧化层170，所述氧化层170至少填满所述沟槽101，之后，在通过回刻工艺，以在所述屏蔽栅160上栅间氧化层(InterPoly Oxide，IPO)(未图示)和多晶硅栅(未图示)。

然而，当上下结构的屏蔽栅极沟槽器件的尺寸做到小尺寸的低压产品时，由于低压产品的尺寸小，导致屏蔽栅的回刻深度增大，从而使采用高密度等离子工艺HDP形成栅间氧化层时的HDP工艺的深宽比超过了3:1，进而导致采用传统的HDP工艺形成的栅间氧化层IPO中出现多个空隙，无法保证栅间氧化层IPO的形貌、厚度和均匀性，从而在后续形成多晶硅栅和湿法回刻工艺中，导致多晶硅栅到屏蔽栅的漏电性能差，进而影响整个器件的电性参数和可靠性。

发明内容

本发明的目的在于提供一种栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法，以保证栅间氧化层IPO的厚度和均匀性。

为解决上述技术问题，本发明提供一种栅间氧化层的形成方法，包括：

提供一半导体衬底，所述半导体衬底内形成有至少一沟槽，所述沟槽的内表面上覆盖有屏蔽介质层，所述沟槽的底部中填充有屏蔽栅；

去除所述沟槽中位于所述屏蔽栅顶面以上的屏蔽介质层，以暴露出所述沟槽侧壁上对应的半导体衬底；

采用第一氧化工艺，在所述沟槽中形成第三氧化层，所述第三氧化层覆盖所述屏蔽栅的顶面和所述沟槽侧壁上暴露出的所述半导体衬底的表面上，且所述第三氧化层覆盖在所述屏蔽栅的顶面上的厚度大于所述第三氧化层覆盖在所述沟槽侧壁上的厚度；

采用高密度等离子气相沉积工艺在所述沟槽中填充第四氧化层，且所述第四氧化层覆盖在所述屏蔽栅的顶面上的厚度大于所述第四氧化层覆盖在所述沟槽侧壁上的厚度；

通过湿法刻蚀工艺，至少去除所述沟槽侧壁上的第四氧化层，以在所述屏蔽栅的表面上形成栅间氧化层。

可选的，所述屏蔽介质层包括依次层叠的第一氧化层和第二氧化层，或者，所述屏蔽介质层包括依次层叠的第一氧化层、氮化层和第二氧化层。

可选的，所述第三氧化层覆盖在所述屏蔽栅的顶面上的厚度与所述第三氧化层覆盖在所述沟槽侧壁上的厚度的之比为2:1～5:1；和/或，所述第四氧化层覆盖在所述屏蔽栅的顶面上的厚度大于所述第四氧化层覆盖在所述沟槽侧壁上的厚度之比为3:1～6:1。

可选的，形成所述第三氧化层的第一氧化工艺的工艺条件包括：工艺温度范围为：700℃～900℃。

可选的，所述采用高密度等离子气相沉积工艺的工艺条件包括：工艺气体包括氦气，工艺温度范围为：600℃～700℃。

可选的，当通过湿法刻蚀工艺，去除所述沟槽侧壁上的第四氧化层，并在所述沟槽侧壁上保留相应的所述第三氧化层时，所述沟槽侧壁上剩余的所述第三氧化层在后续作为栅氧化层；

当通过湿法刻蚀工艺，去除所述沟槽侧壁上的第四氧化层和所述第三氧化层时，在所述湿法刻蚀工艺之后，还通过相应的热氧化工艺在所述沟槽侧壁上形成栅氧化层。

基于如上所述的栅间氧化层的形成方法，本发明还提供了一种屏蔽栅沟槽型器件的形成方法，包括：采用权利要求1至6中任一项所述的栅间氧化层的形成方法，在一半导体衬底内的沟槽中形成屏蔽介质层、屏蔽栅以及位于屏蔽栅顶面上的栅间氧化层；

在所述沟槽中填充多晶硅，以形成多晶硅栅，所述多晶硅栅通过所述沟槽侧壁上的栅氧化层与所述半导体衬底隔离，并通过所述栅间氧化层与所述屏蔽栅隔离。

可选的，在所述半导体衬底内形成沟槽的步骤，可以包括：

提供一半导体衬底，并在所述半导体衬底的表面上依次形成氧化物、氮化物和氧化物的ONO堆叠结构；

以所述ONO堆叠结构为掩膜，刻蚀所述半导体衬底，以形成至少一所述沟槽。

可选的，在所述沟槽内形成屏蔽栅的步骤，包括：

沉积多晶硅层于所述屏蔽介质层的表面上，且所述多晶硅层至少填满所述沟槽；

回刻蚀所述多晶硅层，以在所述沟槽的底部形成目标高度的屏蔽栅。

与现有技术相比，本发明技术方案至少具有如下有益效果之一：

本发明提供了一种新型栅间氧化层的形成方法，来完成小尺寸低压屏蔽栅沟槽型器件产品中栅间氧化层IPO的生成。首先，通过将形成有屏蔽栅的沟槽侧壁上暴露出的屏蔽介质层全部去除掉，保证后续采用两步方式形成栅间氧化层IPO的填充深宽比保持在3:1，进而保证了可以采用高密度等离子气相沉积工艺HDP形成栅间氧化层IPO的条件。然后，在采用一步氧化工艺和一步HDP工艺形成由厚度可控的第三氧化层和第四氧化层组成的栅间氧化层IPO，从而避免了由于HDP工艺时沟槽的高填充深宽比，导致形成的栅间氧化层IPO出现空隙的问题。

进一步的，由于本发明降低了HDP工艺形成IPO的深宽比，从而使形成的栅间氧化层IPO的形貌、厚度和均匀性都符合设计要求，从而在后续屏蔽栅极沟槽器件形成多晶硅栅和湿法回刻工艺中，避免了由于栅间氧化层IPO存在空隙，导致多晶硅栅到屏蔽栅的漏电性能差的问题，进而提高了整个器件的可靠性。

附图说明

图1a～图1b为现有技术中栅间氧化层的形成方法的制备过程中的结构示意图；

图2为本发明一实施例中栅间氧化层的形成方法的流程示意图；

图3a～图3e为本发明一实施例中的栅间氧化层的形成方法在其制备过程中的结构示意图。

具体实施方式

承如背景技术所述，在现有的屏蔽栅沟槽型器件的形成方法中，如图1a和图1b所示，其是在半导体衬底100内形成沟槽101之后，在沟槽101侧壁和底部依次沉积第一氧化层140和第二氧化层150；之后，再在沟槽101内填充多晶硅，刻蚀多晶硅直到合适的高度形成屏蔽栅160；然后，再用湿法刻蚀工艺回刻蚀第二氧化层150；接着，采用HDP工艺在半导体衬底100上填充氧化层170，所述氧化层170至少填满所述沟槽101，之后，在通过回刻工艺，以在所述屏蔽栅160上栅间氧化层(未图示)。

然而，当上下结构的屏蔽栅极沟槽器件的尺寸做到小尺寸的低压产品时，由于低压产品的尺寸小，导致屏蔽栅的回刻深度增大，从而使采用高密度等离子工艺HDP形成栅间氧化层时的HDP工艺的深宽比超过了3:1，进而导致采用传统的HDP工艺形成的栅间氧化层IPO中出现多个空隙，无法保证栅间氧化层IPO的形貌、厚度和均匀性，从而在后续形成控制栅和湿法回刻工艺中，导致多晶硅栅到屏蔽栅的漏电性能差，进而影响整个器件的电性参数和可靠性。

为此，本发明提供了一种栅间氧化层的形成方法和屏蔽栅沟槽型器件的形成方法，以保证栅间氧化层IPO的厚度和均匀性。

参考图2所示，图2为本发明实施例中提供的栅间氧化层的形成方法的流程示意图；其中，所述栅间氧化层的形成方法可以包括如下步骤：

步骤S100，提供一半导体衬底，所述半导体衬底内形成有至少一沟槽，所述沟槽的内表面上覆盖有屏蔽介质层，所述沟槽的底部中填充有屏蔽栅；

步骤S200，去除所述沟槽中位于所述屏蔽栅顶面以上的屏蔽介质层，以暴露出所述沟槽侧壁上对应的半导体衬底；

步骤S300，采用第一氧化工艺，在所述沟槽中形成第三氧化层，所述第三氧化层覆盖所述屏蔽栅的顶面和所述沟槽侧壁上暴露出的所述半导体衬底的表面上，且所述第三氧化层覆盖在所述屏蔽栅的顶面上的厚度大于所述第三氧化层覆盖在所述沟槽侧壁上的厚度；

步骤S400，采用高密度等离子气相沉积工艺在所述沟槽中填充第四氧化层，且所述第四氧化层覆盖在所述屏蔽栅的顶面上的厚度大于所述第四氧化层覆盖在所述沟槽侧壁上的厚度；

步骤S500，通过湿法刻蚀工艺，至少去除所述沟槽侧壁上的第四氧化层，以在所述屏蔽栅的表面上形成栅间氧化层。

即，本发明提供了一种新型栅间氧化层的形成方法，来完成小尺寸低压屏蔽栅沟槽型器件产品中栅间氧化层IPO的生成。首先，通过将形成有屏蔽栅的沟槽侧壁上暴露出的屏蔽介质层全部去除掉，保证后续采用两步方式形成栅间氧化层IPO的填充深宽比保持在3:1，进而保证了可以采用高密度等离子气相沉积工艺HDP形成栅间氧化层IPO的条件。然后，在采用一步氧化工艺和一步HDP工艺形成由厚度可控的第三氧化层和第四氧化层组成的栅间氧化层IPO，从而避免了由于HDP工艺时沟槽的高填充深宽比，导致形成的栅间氧化层IPO出现空隙的问题。

以下结合附图和具体实施例对本发明提出的新型栅间氧化层的形成方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图3a～图3e为本发明一实施例中的新型栅间氧化层的形成方法在其制备过程中的结构示意图。

在步骤S100中，具体参考图3a所示，提供一半导体衬底200，所述半导体衬底200内形成有至少一沟槽201，所述沟槽201的内表面上覆盖有屏蔽介质层220，所述沟槽201的底部中填充有屏蔽栅230。其中，所述屏蔽介质层220可以包括依次层叠的第一氧化层221和第二氧化层222，或者，所述屏蔽介质层220可以包括依次层叠的第一氧化层(未图示)、氮化层(未图示)和第二氧化层(未图示)。示例性的，在本发明实施例中，所述屏蔽介质层220包括依次层叠的第一氧化层221和第二氧化层222。

所述半导体衬底200可以是本领域公知的任意合适的衬底材料，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等。示例性的，本实施例中半导体衬底200例如为硅晶圆。

在步骤S200中，具体参考图3b所示，去除所述沟槽201中位于所述屏蔽栅230顶面以上的屏蔽介质层220，以暴露出所述沟槽201侧壁上对应的半导体衬底200。

本实施例中，可以先在所述沟槽201中先沉积多晶硅，且所述多晶硅至少填满所述沟槽201，接着，回刻蚀所述多晶硅，从而在所述沟槽201的底部形成合适高度的屏蔽栅230。之后，采用湿法刻蚀工艺回刻蚀覆盖在沟槽201侧壁上的第一氧化层221和第二氧化层222(屏蔽介质层220)，直到剩余的第一氧化层220’和第二氧化层230’的顶面与所述屏蔽栅230的上表面齐平。由于本实施例中，在形成用于隔离屏蔽栅230和位于其上的多晶硅栅(未图示)的栅间氧化层(未图示)之前，先将沟槽201中暴露出的侧壁上的屏蔽介质层全部去除，然后，再利用本发明提供的后续步骤形成栅间氧化层，从而使在采用HDP工艺多次沉积、刻蚀的方式形成栅间氧化层时，避免了由于沟槽201侧壁上氧化层厚度较厚，导致的沟槽201的顶端出现封口的问题。

需要说明的是，在实际应用中，由于湿法刻蚀的各向同性刻蚀特性，从而在采用湿法刻蚀沟槽201中的屏蔽栅以上的屏蔽栅介质层220时，其不仅会沿垂直于所述沟槽201侧壁的方向上刻蚀，还会沿平行于所述沟槽201侧壁的方向上刻蚀，从而导致刻蚀后的屏蔽栅介质层220的顶面要低于所述屏蔽栅230的顶面，而本发明实施例中为了方便观察，将刻蚀后的屏蔽栅介质层220的顶面与屏蔽栅230的顶面假设为齐平。

在步骤S300中，具体参考图3c所示，采用第一氧化工艺，在所述沟槽201中形成第三氧化层240，所述第三氧化层240覆盖所述屏蔽栅230的顶面和所述沟槽201侧壁上暴露出的所述半导体衬底200的表面上，且所述第三氧化层240覆盖在所述屏蔽栅230的顶面上的厚度大于所述第三氧化层240覆盖在所述沟槽201侧壁上的厚度。

其中，形成所述第三氧化层240的第一氧化工艺的工艺条件可以包括：工艺温度范围为：700℃～900℃。

本实施例中，可以采用温度可控的低温热氧化(第一次氧化工艺)的方式，在所述屏蔽栅230和暴露出硅衬底的沟槽的侧壁上形成一层第三氧化层240。其中，覆盖在所述屏蔽栅230的顶面上的第三氧化层240的厚度与覆盖在所述沟槽201侧壁上的第三氧化层240的厚度的之比可以为2:1～5:1。

在步骤S400中，具体参考图3d所示，采用高密度等离子气相沉积工艺在所述沟槽201中填充第四氧化层250，且所述第四氧化层250覆盖在所述屏蔽栅230的顶面上的厚度大于所述第四氧化层250覆盖在所述沟槽侧壁201上的厚度。

其中，所述采用高密度等离子气相沉积工艺的工艺条件包括：工艺气体包括氦气，工艺温度范围为：600℃～700℃。

本实施例中，所述第四氧化层250覆盖在所述屏蔽栅230的顶面上的厚度大于所述第四氧化层250覆盖在所述沟槽201侧壁上的厚度之比为3:1～6:1。由于在本发明实施例中，其先通过将形成有屏蔽栅的沟槽侧壁上暴露出的屏蔽介质层220全部去除掉，保证后续采用两步方式形成栅间氧化层IPO的填充深宽比保持在3:1，进而保证了可以采用高密度等离子气体沉积工艺HDP形成栅间氧化层IPO的条件。然后，在采用一步氧化工艺和一步HDP工艺形成由厚度可控的第三氧化层和第四氧化层组成的栅间氧化层IPO，从而避免了由于HDP工艺时沟槽的高填充深宽比，导致形成的栅间氧化层IPO出现空隙的问题。

在步骤S500中，具体参考图3e所示，通过湿法刻蚀工艺，至少去除所述沟槽201侧壁上的第四氧化层250，以在所述屏蔽栅230的表面上形成栅间氧化层260。

本实施例中，由于通过如上步骤S300和S400两步形成的第三氧化层240和第四氧化层250组合形成为覆盖在屏蔽栅230表面上的栅间氧化层260的厚度与其在沟槽201侧壁上的厚度近似为3:1，即，覆盖在屏蔽栅230表面上的栅间氧化层260的厚度足够厚，满足设计要求，同时，覆盖在沟槽201侧壁上的氧化层厚度足够薄，从而使在步骤S500中湿法刻蚀去除其的刻蚀时间较短，既节约了成本，也保证了形成的栅间氧化层的均匀性和厚度。

可以理解的是，当通过湿法刻蚀工艺，去除所述沟槽201侧壁上的第四氧化层250，并在所述沟槽201侧壁上保留相应的所述第三氧化层240时，所述沟槽201侧壁上剩余的所述第三氧化层240在后续作为用于隔离多晶硅栅与半导体衬底200的栅氧化层(未图示)；

或者，当通过湿法刻蚀工艺，去除所述沟槽201侧壁上的第四氧化层250和所述第三氧化层240时，在所述湿法刻蚀工艺之后，还可以通过相应的热氧化工艺在所述沟槽201侧壁上形成用于隔离多晶硅栅与半导体衬底200的栅氧化层(未图示)。

此外，基于如上所述的栅间氧化层的形成方法，本发明还提供了一种屏蔽栅沟槽型器件的形成方法，继续参见图3e所示，该方法包括：

采用如上所述的栅间氧化层的形成方法，在一半导体衬底200内的沟槽201中形成屏蔽介质层220、屏蔽栅230以及位于屏蔽栅230顶面上的栅间氧化层260；

在所述沟槽201中填充多晶硅，以形成多晶硅栅(未图示)，所述多晶硅栅通过所述沟槽201侧壁上的栅氧化层(未图示)与所述半导体衬底200隔离，并通过所述栅间氧化层与所述屏蔽栅230隔离。

可选的，本发明实施例还提供了一种在所述半导体衬底200内形成沟槽201的具体方式，包括如下步骤：

首先，提供一半导体衬底200，并在所述半导体衬底200的表面上依次形成氧化物211、氮化物212和氧化物213的ONO堆叠结构；

其次，以所述ONO堆叠结构为掩膜，刻蚀所述半导体衬底200，以形成所述沟槽201。

进一步的，在所述沟槽201内形成屏蔽栅240的步骤，可以包括：

沉积多晶硅层(未图示)于所述屏蔽介质层220的表面上，且所述多晶硅层至少填满所述沟槽201；回刻蚀所述多晶硅层，以在所述沟槽201的底部形成目标高度的屏蔽栅230。

综上所述，本发明提供了一种新型栅间氧化层的形成方法，来完成小尺寸低压屏蔽栅沟槽型器件产品中栅间氧化层IPO的生成。首先，通过将形成有屏蔽栅的沟槽侧壁上暴露出的屏蔽介质层全部去除掉，保证后续采用两步方式形成栅间氧化层IPO的填充深宽比保持在3:1，进而保证了可以采用高密度等离子气相沉积工艺HDP形成栅间氧化层IPO的条件。然后，在采用一步氧化工艺和一步HDP工艺形成由厚度可控的第三氧化层和第四氧化层组成的栅间氧化层IPO，从而避免了由于HDP工艺时沟槽的高填充深宽比，导致形成的栅间氧化层IPO出现空隙的问题。

进一步的，由于本发明降低了HDP工艺形成IPO的深宽比，从而使形成的栅间氧化层IPO的形貌、厚度和均匀性都符合设计要求，从而在后续屏蔽栅极沟槽器件形成多晶硅栅和湿法回刻工艺中，避免了由于栅间氧化层IPO存在空隙，导致多晶硅栅到屏蔽栅的漏电性能差的问题，进而提高了整个器件的可靠性。

需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。