具有铁电层的非易失性存储器件

相关申请的交叉引用

本申请要求于2019年12月9日提交的申请号为10-2019-0163139的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开总体上涉及一种非易失性存储器件，并且更具体地，涉及一种具有铁电层的非易失性存储器件。

背景技术

随着设计规则的减少和集成度的提高，对于能够同时保证结构稳定性和信号储存操作的可靠性的半导体器件的结构的研究仍在继续。当前，采用电荷隧穿层、电荷俘获层和电荷阻挡层的三层层叠结构的电荷储存方案的闪存器件已经被广泛利用。

近来，已经提出了具有与现有的闪存器件不同的结构的各种非易失性存储器件。非易失性存储器件的示例是晶体管结构的铁电存储器件。铁电存储器件可以将具有不同大小和方向的任意一种剩余极化非易失性地储存为栅极铁电层中的信号信息。另外，可以通过利用流过源电极与漏电极之间的沟道层的工作电流的大小根据所储存的剩余极化而改变的特征读出所述信号信息。

发明内容

根据本公开的一个方面的非易失性存储器件包括具有上表面的衬底以及设置在衬底上方的栅极结构。栅极结构包括沿垂直于所述上表面的第一方向交替层叠的至少一个栅电极层图案与至少一个栅极绝缘层图案。栅极结构在垂直于第一方向的第二方向上延伸。另外，非易失性存储器件包括铁电层，其在衬底上方设置在栅极结构的一个侧壁表面的至少一部分上。栅极结构的一个侧壁表面是由第一方向与第二方向限定的平面。非易失性存储器件包括：沟道层，其设置在衬底上方并且被设置在铁电层上；以及源电极结构和漏电极结构，其各自设置在衬底上方并且被设置为与沟道层接触。源电极结构与漏电极结构在第二方向上彼此间隔开。

根据本公开的另一方面的非易失性存储器件包括具有上表面的衬底以及设置在衬底上方的栅极结构。栅极结构包括沿着垂直于所述上表面的第一方向交替层叠的至少一个栅电极层图案和至少一个栅极绝缘层图案。栅极结构在垂直于第一方向的第二方向上延伸。非易失性存储器件包括铁电层，其在衬底上方设置在栅极结构的一个侧壁表面的至少一部分上。栅极结构的一个侧壁表面形成基本平行于第一方向与第二方向的平面。非易失性存储器件包括：源电极结构和漏电极结构，二者被设置在铁电层上并且在第二方向上彼此间隔开；以及沟道结构，其设置在衬底上方并且被设置在源电极结构与漏电极结构之间。源电极结构和漏电极结构中的每一个均被设置在铁电层上。

根据本公开的另一方面的非易失性存储器件包括衬底和栅极结构，栅极结构设置在具有上表面的衬底的上方。栅极结构包括沿着垂直于所述上表面的第一方向交替层叠的至少一个栅极功能层图案与至少一个栅极绝缘层图案。栅极结构在垂直于第一方向的第二方向上延伸。非易失性存储器件包括界面绝缘层和沟道层，二者顺序地设置在栅极结构的一个侧壁表面上。栅极结构的一个侧壁表面是由第一方向与第二方向限定的平面。非易失性存储器件包括源电极结构和漏电极结构，二者在第二方向上彼此间隔开。源电极结构与漏电极结构中的每一个均接触沟道层。栅极功能层图案包括：浮置电极层部分，其设置在界面绝缘层和栅极绝缘层图案上；铁电层部分，其设置在浮置电极层部分和界面绝缘层上；以及栅电极层部分，其被设置为与铁电层部分接触。

附图说明

图1是示意性地示出根据本公开的实施例的非易失性存储器件的立体图。

图2是图1的非易失性存储器件的平面图。

图3是沿图1的非易失性存储器件的线A-A′截取的截面图。

图4A至图4E是示意性示出根据本公开的实施例的非易失性存储器件的操作的视图。

图5是示意性地示出根据本公开的另一实施例的非易失性存储器件的立体图。

图6A是示意性地示出图5的非易失性存储器件的电路图。

图6B是与图6A的电路相对应的非易失性存储器件的局部平面图。

图6C是沿图6B的线C-C′截取的截面图。

图7是示意性地示出根据本公开的另一实施例的非易失性存储器件的立体图。

图8是图7的非易失性存储器件的平面图。

图9是沿图7的非易失性存储器件的线D-D′截取的截面图。

图10是示意性地示出根据本公开的又一实施例的非易失性存储器件的立体图。

图11是图10的非易失性存储器件的平面图。

图12是沿图10的非易失性存储器件的线E-E′截取的截面图。

图13是示意性地示出根据本公开的又一实施例的非易失性存储器件的立体图。

图14是图13的非易失性存储器件的平面图。

图15是沿图13的非易失性存储器件的线F-F′截取的截面图。

图16是示意性地示出根据本公开的又一实施例的非易失性存储器件的立体图。

图17是图16的非易失性存储器件的平面图。

图18是沿图16的非易失性存储器件的线G-G′截取的截面图。

图19是示意性地示出根据本公开的进一步的实施例的非易失性存储器件的立体图。

图20是图19的非易失性存储器件的平面图。

图21是沿图19的非易失性存储器件的线H-H′截取的截面图。

图22是示意性地示出根据本公开的更进一步的实施例的非易失性存储器件的立体图。

图23是图22的非易失性存储器件的平面图。

图24是沿图22的非易失性存储器件的线I-I′截取的截面图。

具体实施方式

在下文中，将参考附图详细描述本公开的实施例。在附图中，为了清楚地表示每个设备的组件，将组件的尺寸(诸如组件的宽度和厚度)放大。本文中所使用的术语可以对应于考虑到它们在实施例中的功能而选择的词语，并且这些术语的含义可以根据实施例所属领域的普通技术人员而作不同的解释。如果已明确地详细定义，则可以根据定义解释这些术语。除非另有定义，否则本文中所使用的术语(包括技术术语和科学术语)具有与实施例所属领域的普通技术人员通常所理解的含义相同的含义。

另外，除非在上下文中明确地不这样使用，否则词语的单数形式的表达应理解为包括词语的复数形式。将理解的是，术语“包括”或“具有”旨在指定特征、数字、步骤、操作、组件、元件、部件或其组合的存在，而不用于排除存在或添加一个或更多个其他特征、数字、步骤、操作、组件、元件、部件或它们的组合的可能性。

在本说明书中，术语“预定方向”可以表示包含在坐标系中确定的一个方向以及与该一个方向相反的方向。作为示例，在x-y-z坐标系中，z方向可以指z轴的绝对值从原点0起沿z轴的正方向增大的方向以及其中z轴的绝对值从原点0起沿z轴的负方向增大的方向。在x-y-z坐标系中，x方向和y方向可以各自以实质相同的方式解释。

图1是示意性地示出根据本公开的实施例的非易失性存储器件1的立体图。图2是图1的非易失性存储器件的平面图。图3是沿图1的非易失性存储器件的线A-A′截取的截面图。

参考图1至图3，非易失性存储器件1可以包括衬底101、第一栅极结构12和第二栅极结构14、源电极结构22、漏电极结构24、第一铁电层312和第二铁电层314以及第一沟道层322和第二沟道层324。此外，非易失性存储器件1还可以包括设置在衬底101上的基底绝缘层110和在垂直于衬底101的第一方向(即，z方向)上延伸的绝缘结构26。包括第一栅极结构12、第一铁电层312和第一沟道层322的存储器件结构可以与包括第二栅极结构14、第二铁电层314和第二沟道层324的存储器件结构共享源电极结构22、漏电极结构24和绝缘结构26。

衬底101可以包括半导体材料。具体地，半导体材料可以包括硅(Si)、锗(Ge)和砷化镓(GaAs)等。衬底101可以掺杂有n型掺杂剂或p型掺杂剂。作为示例，衬底101可以包括掺杂有n型掺杂剂或p型掺杂剂的阱区。

基底绝缘层110可以设置在衬底101上。基底绝缘层110可以使第一栅极结构12和第二栅极结构14、第一铁电层312和第二铁电层314，第一沟道层322和第二沟道层324、源电极结构22和漏电极结构24分别与衬底101电绝缘。

尽管未在图1中示出，但可以在衬底101与基底绝缘层110之间设置至少一个导电层和至少一个绝缘层。导电层和绝缘层可以形成各种电路图案。即，作为非限制性示例，导电层和绝缘层可以形成多个布线，或者可以构成无源元件(诸如电容器或电阻器)，或者有源元件(诸如二极管或晶体管)。

参考图1，第一栅电极结构12可以设置在基底绝缘层110上。第一栅电极结构12可以包括在基底绝缘层110上沿垂直于衬底101的第一方向(即，z方向)交替地层叠的第一至第四栅电极层图案122a、122b、122c和122d与第一至第五栅极绝缘层图案132a、132b、132c、132d和132e。第一栅极绝缘层图案132a可以被设置为与基底绝缘层110接触。第五栅极绝缘层图案132e可以被设置为第一栅电极结构12的最上层。

第一栅电极结构12可以在垂直于第一方向的第二方向(即，y方向)上延伸。第一至第四栅电极层图案122a、122b、122c和122d可以通过第一至第五栅极绝缘层图案132a、132b、132c、132d和132e而彼此电绝缘。第一至第四栅电极层图案122a、122b、122c和122d可以是在第二方向(即，y方向)上延伸的导线。第一至第四栅电极层图案122a、122b、122c和122d可以各自保持预定的电势。

在一个实施例中，第一至第四栅电极层图案122a、122b、122c和122d可以各自包括导电材料。例如，导电材料可以包括掺杂的半导体材料、金属、导电金属硅化物、导电金属氮化物或导电金属氧化物。例如，导电材料可以包括n型掺杂的硅、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中两种或多种的组合。第一至第五栅极绝缘层图案132a、132b、132c、132d和132e可以各自包括绝缘材料。例如，绝缘材料可以包括氧化物、氮化物和氮氧化物等。

在一些其他实施例中，第一栅电极结构12的栅电极层图案的数量可以不必限于四个。栅电极层图案可以被设置为各种不同的数量，并且栅极绝缘层图案可以使各种数量的源电极层图案沿第一方向(即，z方向)绝缘。

参考图1至图3，第一铁电层312可以设置在基底绝缘层110上以及第一栅极结构12的一个侧壁表面S1上。这里，一个侧壁表面S1可以形成基本平行于第一方向与第二方向的平面(即，与z方向和y方向平行的y-z平面)。第一铁电层312可以沿着与第一方向和第二方向垂直的第三方向(即，x方向)具有预定的厚度t1。例如，厚度t1可以是1纳米(nm)至50纳米(nm)(包括两端值)。

第一铁电层312可以包括铁电材料。在未施加外部电场的状态下，铁电材料可以具有电剩余极化。另外，在铁电材料中，当施加了外部电场时，电极化可以表现出电滞行为。通过控制外部电场，能够将极化电滞曲线上的多个稳定极化状态中的一种写入铁电材料中。在从铁电材料去除外部电场之后，被写入的极化可以以剩余极化的形式被储存在铁电材料中。剩余极化可以用于针对多条信号信息的非易失性储存。例如，第一铁电层312可以包括氧化铪、氧化锆和氧化铪锆等。第一铁电层312可以具有斜方晶系的晶体结构。

第一沟道层322可以设置在基底绝缘层110上并且接触第一铁电层312。具体地，第一沟道层322可以设置在第一铁电层312的由第一方向和第二方向(即，z方向和y方向)限定的一个表面S2上。第一沟道层322可以沿着第三方向(即，x方向)具有预定的厚度t2。例如，厚度t2可以为1纳米(nm)至50纳米(nm)(包括两端值)。尽管在图3中第一铁电层312的厚度被示出为大于第一沟道层322的厚度，但是第一铁电层312的厚度不限于此，并且在其他实施例中，第一铁电层312的厚度可以小于或等于第一沟道层322的厚度。

第一沟道层322可以提供电载流子(诸如电子或空穴)在源电极结构22与漏电极结构24之间移动的路径。如稍后所述，当在第一沟道层322中形成了导电沟道时，第一沟道层322的电阻可以减小。然而，导电沟道的电阻也可以根据储存在第一铁电层312中的剩余极化的大小和方向而变化。

第一沟道层322可以包括例如掺杂的半导体材料或金属氧化物。例如，半导体材料可以包括硅(Si)、锗(Ge)和砷化镓(GaAs)等。金属氧化物可以包括铟镓锌(In-Ga-Zn)氧化物。在一个实施例中，第一沟道层322可以包括掺杂有n型掺杂剂的硅(Si)。可替代地，第一沟道层322可以包括c轴对准(c-axis aligned)的铟镓锌(In-Ga-Zn)氧化物。第一沟道层322可以具有单晶结构或多晶结构。

再次参考图1至图3，源电极结构22与漏电极结构24可以各自被设置在基底绝缘层110上以与第一沟道层322的表面S3接触，同时在第二方向上(即，y方向)彼此间隔开。源电极结构22和漏电极结构24可以各自具有沿着第一方向(即，z方向)延伸的柱状形状。源电极结构22和漏电极结构24可以各自被设置为与第一沟道层322和第二沟道层324接触。

绝缘结构26可以设置在源电极结构22与漏电极结构24之间。绝缘结构26可以被设置为与第一沟道层322和第二沟道层324接触。绝缘结构26可以具有从基底绝缘层110开始在第一方向(即，z方向)上延伸的柱状形状。绝缘结构26可以起到抑制电载流子经由除第一沟道层322或第二沟道层324以外的路径在源电极结构22与漏电极结构24之间的移动的作用。

源电极结构22和漏电极结构24可以各自保持预定的电势。源电极结构22和漏电极结构24中的每一个的电势可以彼此相同或不同。在一个实施例中，在非易失性存储器件的工作期间，如果在第一沟道层322或第二沟道层324中形成了导电沟道并且在源电极结构22与漏电极结构24之间出现了预定的电势差，则电载流子可以经由所述导电沟道移动。

源电极结构22和漏电极结构24可以各自包括导电材料。例如，导电材料可以包括掺杂的半导体材料、金属、导电金属氮化物、导电金属氧化物、导电金属碳化物和导电金属硅化物等。例如，导电材料可以包括掺杂的硅、钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钌(Ru)、铂(Pt)、铱(Ir)、氧化铱、氮化钨、氮化钛、氮化钽、碳化钨、碳化钛、硅化钨、硅化钛、硅化钽、氧化钌或它们中两种或多种的组合。绝缘结构26可以包括氧化物、氮化物或氮氧化物。作为示例，绝缘结构26可以包括氧化硅、氮化硅或氮氧化硅。

参考图1至图3，第二沟道层324可以设置在基底绝缘层110上，并且可以与源电极结构22、漏电极结构24和绝缘结构26的侧壁接触。源电极结构22、漏电极结构24和绝缘结构26的侧壁可以位于同一平面S4上。平面S4可以形成基本平行于第一方向与第二方向的平面(即，平行于z方向与y方向的y-z平面)。第二沟道层324可以沿第三方向(即，x方向)具有预定的厚度t2。第二沟道层324的配置可以与第一沟道层322的配置实质上相同。

第二铁电层314可以设置在基底绝缘层110上和第二沟道层324的一个表面S5上。该一个表面S5可以是由第一方向和第二方向限定的平面(即，与z方向和y方向平行的y-z平面)。第二铁电层314可以沿第三方向(即，x方向)具有预定的厚度t1。第二铁电层314的配置可以与第一铁电层312的配置实质上相同。

第二栅极结构14可以设置在基底绝缘层110上并且与第二铁电层314的一个表面S6接触。平面S6可以形成基本平行于第一方向与第二方向的平面(即，与z方向和y方向平行的y-z平面)。第二栅极结构14可以包括沿第一方向(即，z方向)交替地层叠的第一至第四栅电极层图案124a、124b、124c和124d与第一至第五栅极绝缘层图案134a、134b、134c、134d和134e。第一栅极绝缘层图案134a可以被设置为接触基底绝缘层110。第五栅极绝缘层图案134e可以被设置为第二栅极结构14的最上层。第二栅极结构14可以在第二方向(即，y方向)上延伸。第二栅极结构14的第一至第四栅电极层图案124a、124b、124c和124d与第一至第五栅极绝缘层图案134a、134b、134c、134d和134e的配置可以与第一栅极结构12的第一至第四栅电极层图案122a、122b、122c和122d与第一至第五栅极绝缘层图案132a、132b、132c、132d和132e的配置基本相同。

如上所述，在根据本公开的实施例的非易失性存储器件1中，第一栅极结构12和第二栅极结构14可以在以源电极结构22、绝缘结构26和漏电极结构24为中心的y-z平面两侧相对于彼此对称地设置。类似地，第一铁电层312与第二铁电层314可以相对于彼此对称地设置，并且第一沟道层322与第二沟道层324可以相对于彼此对称地设置。

在一个实施例中，第一栅极结构12、第一铁电层312、第一沟道层322、源电极结构22和漏电极结构24可以构成非易失性存储器件1的一个操作单元，并且第二栅极结构14、第二铁电层314、第二沟道层324、源电极结构22和漏电极结构24可以构成非易失性存储器件1的另一操作单元。源电极结构22与漏电极结构24可以由不同的操作单元共享。即，第一栅极结构12的第一至第四栅电极层图案122a、122b、122c和122d、第一铁电层312以及第一沟道层322可以与源电极结构22和漏电极结构24一起工作。此外，第二栅极结构14的第一至第四栅电极层图案124a、124b、124c和124d、第二铁电层314以及第二沟道层324可以与源电极结构22和漏电极结构24一起工作。

图4A至图4E是示意性示出根据本公开的实施例的非易失性存储器件的操作的视图。图4A是根据本公开的实施例的非易失性存储器件的电路图。图4B是与图4A的电路图相对应的非易失性存储器件的一部分的平面图。图4C和图4D是示意性示出根据本公开的实施例的在非易失性存储器件的铁电层中储存的不同的剩余极化的视图。图4E是沿图4B的线B-B′截取的截面图。

具体地，图4B是示意性地示出以上参考图1至图3描述的非易失性存储器件1的一个操作单元1a的平面图。一个操作单元1a可以例如包括第一栅极结构12、第一铁电层312、第一沟道层322、源电极结构22、漏电极结构24和绝缘结构26。为了便于对一个操作单元1a的操作进行相关说明，在图4B中省略了第一栅极结构12的最上栅极绝缘层图案132e。

参考图4A，公开了第一至第四存储单元MC1、MC2、MC3和MC4。第一至第四存储单元MC1、MC2、MC3和MC4可以各自具有晶体管的形式，并且可以分别包括用作存储层的第一至第四铁电层FD1、FD2、FD3和FD4。

第一至第四存储单元MC1、MC2、MC3和MC4中的每一个的源极和漏极可以电连接到全局源极线(GSL)和全局漏极线(GDL)。第一至第四存储单元MC1、MC2、MC3和MC4的栅电极可以分别与第一至第四字线GL1、GL2、GL3和GL4电连接。

与针对第一至第四存储单元MC1、MC2、MC3和MC4中的至少一个存储单元的写入操作相关，第一至第四字线GL1、GL2、GL3和GL4中的至少一个可以被选中。可以通过至少一个被选中的字线而将幅值大于或等于预定阈值电压的极化切换电压(polarizationswitching voltage)施加到对应的第一至第四存储单元MC1、MC2、MC3和MC4的第一至第四铁电层FD1、FD2、FD3和FD4中的每一个的两端。此时，全局源极线GSL和全局漏极线GDL可以接地。通过施加极化切换电压，第一至第四铁电层FD1、FD2、FD3和FD4的极化可以被切换，然后在预定方向上对准。在去除极化切换电压之后，已切换的极化可以以剩余极化的形式被储存在对应的第一至第四铁电层FD1、FD2、FD3和FD4中。结果，如上所述，通过第一至第四字线GL1、GL2、GL3和GL4中的至少一个字线来施加极化切换电压，使得可以对第一至第四存储单元MC1、MC2、MC3和MC4中的至少一个执行写入操作。在写入操作完成之后，预定的信号可以以非易失性方式储存在对应的存储单元中。

同时，可以执行读取被非易失性地储存在第一至第四存储单元MC1、MC2、MC3和MC4中的信号的操作。作为示例性示例，将描述读取储存在第四存储单元MC4中的信号的过程。首先，选择与第四存储单元MC4相对应的第四字线GL4。随后，可以通过第四字线GL4将大于或等于预定阈值电压的读取电压施加到第四存储单元MC4的栅电极。读取电压的绝对值可以小于极化切换电压的绝对值。即，在第四铁电层FD4内部的极化可以不因读取电压而被切换。第四存储单元MC4的晶体管被读取电压导通，并且在晶体管的沟道层中可以形成导电沟道。结果，当在全局源极线GSL与全局漏极线GDL之间形成了源极-漏极电势差时，源极-漏极电流可以流过导电沟道。

源极-漏极电流可以根据储存在第四铁电层FD4中的剩余极化的取向和大小而变化。作为示例，当剩余极化被从栅电极朝向沟道层取向时(对应于图4C中的第一极化DP1)，正电荷累积在与沟道层相邻的第四铁电层FD4内部，从而使导电沟道的电子密度增大。因此，沿着导电沟道流动的电流的大小可以增大。作为另一示例，当剩余极化被从沟道层朝向栅电极取向时(对应于图4D中的第二极化DP2)，负电荷累积在与沟道层相邻的第四铁电层FD4内部，从而使导电沟道的电子密度减小。因此，沿着导电沟道流动的电流的大小可以减小。如上所述，通过导通要读取的存储单元的晶体管并测量流过沟道层的电流，能够读取存储单元中所储存的信号。

在其他实施例中，设置在全局源极线GSL与全局漏极线GDL之间的存储单元的数量不必限于四个，并且可以是其他各种数量。类似地，字线的数量不必限于四个，并且可以是其他各种数量。

参考图4B，上面参考图4A描述的全局源极线GSL可以对应于源电极结构22，而全局漏极线GDL可以对应于漏电极结构24。另外，第一至第四字线GL1、GL2、GL3和GL4可以对应于图1-图3中的第一栅极结构12的第一至第四栅电极层图案122a、122b、122c和122d。因此，图4A中所示的第四存储单元MC4的第四字线GL4和第四铁电层FD4可以对应于图4B中所示的第四栅电极层图案122d和第一铁电层312的被第四栅电极层图案122d覆盖的区域。参考图4B和图4E，图4A中所示的第四存储单元MC4的沟道层可以对应于第一沟道层322的被第四栅电极层图案122d覆盖的、在源电极结构22与漏电极结构24之间的第八区域322-h。参考图1至图3和图4E，第一沟道层322可以包括第一至第九区域322-a、322-b、322-c、322-d、322-e、322-f、322-g、322-h和322-i，它们对应于在源电极结构22与漏电极结构24之间、沿第三方向(即，x方向)与第一至第四栅电极层图案122a、122b、122c和122d以及第一至第五栅极绝缘层图案132a、132b、132c、132d和132e重叠的区域。作为示例，图4A中所示的第一至第三存储单元MC1、MC2和MC3的沟道层可以对应于图4E中的第一沟道层322的第二区域322-b、第四区域322-d和第六区域322-f。

在下文中，作为示例，将描述针对包括图4B至图4E所示的第四栅电极层图案122d、第一铁电层312、第一沟道层322的第八部分322-h的存储单元结构的写入操作和读取操作，所述存储单元结构对应于图4A所示的非易失性存储器件的第四存储单元MC4。可以对与第一至第三存储单元MC1、MC2和MC3相对应的图4B至图4E的存储单元结构施加实质上相同的写入操作和读取操作。

可以利用图4B至图4D来描述针对第四存储单元MC4的写入操作。参考图4B，从第一栅极结构12的第一至第四栅电极层图案122a、122b、122c和122d中选择第四栅电极层图案122d。随后，将源电极结构22和漏电极结构24接地，并且将具有正极性的第一极化切换电压施加到第四栅电极层图案122d。第一极化切换电压可以是具有等于或大于预定阈值电压的绝对值的电压，使得能够切换第一铁电层312的极化取向。当施加了第一极化切换电压时，如图4C所示，可以在第一铁电层312的被第四栅电极层图案122d覆盖的或与其共同的区域中形成第一极化DP1。第一极化DP1可以被从第一铁电层312的与第四栅电极层图案122d接触的界面区域朝向第一铁电层312的与第一沟道层322接触的界面区域取向。随后，去除第一极化切换电压。即使在第一极化切换电压被去除之后，第一极化DP1也可以以剩余极化的形式被储存。另外，形成了第一极化DP1，使得在第一铁电层312的内部区域中可以产生正电荷CP和负电荷CN。即使在第一极化切换电压被去除之后，正电荷CP也可以分布在第一铁电层312的与第一沟道层322接触的界面区域中，而负电荷CN可以分布在第一铁电层312的与第四栅电极层图案122d接触的界面区域中。

作为另一实施例，在图4B中，从第一至第四栅电极层图案122a、122b、122c和122d中选择第四栅电极层图案122d。随后，在使源电极结构22和漏电极结构24接地之后，将具有负极性的第二极化切换电压施加到第四栅电极层图案122d。第二极化切换电压可以是绝对值等于或大于预定阈值电压的电压，以切换第一铁电层312的极化取向。当施加了第二极化切换电压时，如图4D所示，可以在第一铁电层312的被第四栅电极层图案122d覆盖的内部区域中形成第二极化DP2。第二极化DP2可以被为从第一铁电层312的与第一沟道层322接触的界面区域朝向第一铁电层312的与第四栅电极层图案122d接触的界面区域取向。随后，去除第二极化切换电压。即使在第二极化切换电压被去除之后，第二极化DP2也可以以剩余极化的形式被储存。另外，形成了第二极化DP2，使得在第一铁电层312的内部区域中可以产生正电荷CP和负电荷CN。即使在第二极化切换电压被去除之后，正电荷CP也可以分布在第一铁电层312的与第四栅电极层图案122d接触的界面区域中，而负电荷CN可以分布在第一铁电层312的与第一沟道层322接触的界面区域中。如上所述，能够通过以上参考图4B至图4D描述的第一铁电层312的极化取向的切换操作来执行写入操作。作为示例，与图4C有关的第一极化DP1的形成操作可以被称为编程操作，并且与图4D有关的第二极化DP2的形成操作可以被称为擦除操作。

同时，将参考图4B和图4E描述对第四存储单元MC4中所储存的信号信息的读取操作。首先，将绝对值等于或大于预定阈值电压的读取电压施加到第四栅电极层图案122d。读取电压的绝对值可以小于第一极化切换电压和第二极化切换电压的绝对值。即由第四栅电极层图案122d覆盖的第一铁电层312的极化可以不因该读取电压而切换。

相反地，可以通过读取电压在与第一铁电层312相邻的第一沟道层322的第八区域322-h中形成导电沟道CH4。参考图4E，导电沟道CH4可以将源电极结构22电连接到漏电极结构24。在导电沟道CH4内部的电子密度可以高于在导电沟道CH4外部的第一沟道层322的电子密度。

在形成了导电沟道CH4之后，在源电极结构22与漏电极结构24之间形成了源极-漏极电势差。作为示例，在将源电极结构22接地之后，可以将具有正极性的漏极电压施加到漏电极结构24。因此，电子可以通过导电沟道CH4从源电极结构22流到漏电极结构24。此时，由电子的流动产生的电流密度可能受到相邻的第一铁电层312中所储存的剩余极化的取向的影响。当剩余极化的取向与图4C的第一极化DP1的取向相同时，在导电沟道CH4内部的电子密度增大，使得沿导电沟道CH4流动的电流密度可以增大。相反，当剩余极化的取向与图4D中的第二极化DP2的取向相同时，在导电沟道CH4内部的电子密度减小，使得沿导电沟道CH4流动的电流密度可以减小。如上所述，通过在要读取的存储单元的沟道层中形成导电沟道，并且通过测量流过该导电沟道的电流，能够读取存储单元中所储存的信号。

根据本公开一个的实施例，非易失性存储器件可以包括在垂直于衬底的方向上设置的栅极结构、源电极结构和漏电极结构。另外，非易失性存储器件可以包括与所述栅极结构、源电极结构和漏电极结构相邻地设置的铁电层和沟道层。在非易失性存储器件中，可以通过可独立地选择的栅电极层图案来随机地访问多个存储单元。由此，非易失性存储器件可以对被访问的存储单元独立地执行写入操作和读取操作。

图5是示意性地示出根据本公开的另一实施例的非易失性存储器件2的立体图。图6A是示意性地示出图5的非易失性存储器件的电路图。图6B是与图6A的电路图相对应的非易失性存储器件的局部平面图，并且图6C是沿图6B的线C-C′截取的截面图。图6A和图6B可以是示意性地示出图5的非易失性存储器件2的一个操作单元2a的视图。

参考图5，与以上参考图1至图3所描述的非易失性存储器件1相比，非易失性存储器件2可以包括沿着第二方向(即，y方向)设置在基底绝缘层110上的多个源电极结构22a和22b、多个漏电极结构24a和24b以及绝缘结构26a、26b和27。作为一个实施例，如所示出的，第一源电极结构22a、第一绝缘结构26a、第一漏电极结构24a、元件间的绝缘结构27、第二源电极结构22b、第二绝缘结构26b以及第二漏电极结构24b可以沿第二方向(即，y方向)顺序地设置。尽管在图5中将源电极结构、漏电极结构和绝缘结构的数量示出为两个，但是由本公开所设想的器件不必限于此。在其他实施例中，源电极结构、漏电极结构和绝缘结构的数量可以沿第二方向(即，y方向)变化。

同时，参考图5，第一栅极结构12和第二栅极结构14、第一铁电层312和第二铁电层314以及第一沟道层322和第二沟道层324可以在基底绝缘层110上沿第二方向(即，y方向)延伸，并覆盖多个源电极结构22a和22b、多个漏电极结构24a和24b以及绝缘结构26a、26b和27。图6B和图6C所示的第一操作单元2a可以对应于图5的非易失性存储器件2的一部分。作为示例，第一操作单元2a可以包括第一栅极结构12、第一铁电层312、第一沟道层322、第一源电极结构22a和第二源电极结构22b、第一漏电极结构24a和第二漏电极结构24b以及绝缘结构26a、26b和27。参考图5，第二操作单元2b可以对应于非易失性存储器件2的另一部分。作为示例，第二操作单元2b可以包括第二栅极结构14、第二铁电层314、第二沟道层324、第一源电极结构22a和第二源电极结构22b、第一漏电极结构24a和第二漏电极结构24b以及绝缘结构26a、26b和27。在下文中，将使用第一操作单元2a作为示例描述非易失性存储器件2的操作方法，但是该方法可以基本上等同地应用于第二操作单元2b以及其他实施例中的操作单元。

参考图5、图6A至图6C，图6A的第一全局源极线GSL1和第一全局漏极线GDL1可以分别对应于图5、图6B和图6C所示的第一操作单元2a的第一源电极结构22a和第一漏电极结构24a。图6A的第二全局源极线GSL2和第二全局漏极线GDL2可以分别对应于图5、图6B和图6C所示的第一操作单元2a的第二源电极结构22b和第二漏电极结构24b。图6A的第一全局栅极线GGL1可以对应于图5、图6B和图6C所示的第一操作单元2a的第一栅电极层图案122a。同样地，图6A的第二至第四全局栅极线GGL2、GGL3和GGL4可以分别对应于图5、图6B和图6C所示的第一操作单元2a的第二至第四栅电极层图案122b、122c和122d。

参考图6A，第一至第四存储单元MC1、MC2、MC3和MC4可以各自被连接到第一全局源极线GSL1和第一全局漏极线GDL1。同样，第五至第八存储单元MC5、MC6、MC7和MC8可以各自被连接到第二全局源极线GSL2和第二全局漏极线GDL2。第一存储单元MC1和第五存储单元MC5可以分别被连接到第一全局栅极线GGL1，并且可以分别具有第一铁电层FD1和第五铁电层FD5。同样，第二存储单元MC2和第六存储单元MC6可以分别被连接到第二全局栅极线GGL2，并且可以分别具有第二铁电层FD2和第六铁电层FD6。第三存储单元MC3和第七存储单元MC7可以分别被连接到第三全局栅极线GGL3，并且可以分别具有第三铁电层FD3和第七铁电层FD7。第四存储单元MC4和第八存储单元MC8可以分别被连接到第四全局栅极线GGL4，并且可以分别具有第四铁电层FD4和第八铁电层FD8。

在下文中，作为实施例的示例，将描述针对包括图5、图6B和图6C所示的第一操作单元2a的第四栅电极层图案122d、第一铁电层312和第一沟道部分322a的第八部分322a-8的存储单元结构的写入操作和读取操作。这些结构对应于图6A中所示的非易失性存储器件的第四存储单元MC4的组件。类似地，可以用与第一至第三存储单元和第五至第八存储单元MC1、MC2、MC3、MC5、MC6、MC7和MC8相对应的结构来执行实质相同的写入操作和读取操作。

参考图6C，沿着第二方向(即，y方向)，第一沟道层322可以包括：第一沟道部分322a，其设置在第一源电极结构22a与第一漏电极结构24a之间；第二沟道部分322b，其设置在第二源电极结构22b与第二漏电极结构24b之间；以及第三沟道部分322c，其设置在第一漏电极结构24a与第二源电极结构22b之间。第一至第三沟道部分322a、322b和322c可以包括：第二部分322a-2、322b-2和322c-2，其与第一栅电极层图案122a重叠；第四部分322a-4、322b-4和322c-4，其与第二栅电极层图案122b重叠；第六部分322a-6、322b-6和322c-6，其与第三栅电极层图案122c重叠；以及第八部分322a-8、322b-8和322c-8，其与第四栅电极层图案122d重叠。类似地，第一至第三沟道部分322a、322b和322c可以包括：第一部分322a-1、322b-1和322c-1，其与第一栅极绝缘层图案132a重叠；第三部分322a-3、322b-3和322c-3，其与第二栅极绝缘层图案132b重叠；第五部分322a-5、322b-5和322c-5，其与第三栅极绝缘层图案132c重叠；以及第七部分322a-7、322b-7和322c-7，其与第四栅极绝缘层图案132d重叠；以及第九部分322a-9、322b-9和322c-9，其与第五栅极绝缘层图案132e重叠。

同时，与针对图6A中的第四存储单元MC4的写入操作相关，从第一至第四全局字线GGL1、GGL2、GGL3和GGL4中选择第四全局字线GGL4。可以将幅值等于或大于预定阈值电压的极化切换电压Vs施加到第四全局字线GGL4，并且极化切换电压Vs可以被施加到第四存储单元MC4和第八存储单元MC8的栅电极。极化切换电压Vs是能够使第四存储单元MC4的第四铁电层FD4和第八存储单元MC8的第八铁电层FD8的极化切换的电压。然而，为了仅对第四存储单元MC4执行写入操作，可以将第一全局源极线GSL1和第一全局漏极线GDL1接地，并且可以分别向第二全局源极线GSL2和第二全局漏极线GDL2施加其绝对值小于极化切换电压Vs的绝对值的预定电压Vp。以这种方式，极化切换电压Vs仅被施加到第四存储单元MC4的第四铁电层FD4，并且与极化切换电压Vs和预定电压Vp之间的差相对应的电压可以被施加到第八存储单元MC8的第八铁电层FD8。因此，当极化切换电压Vs被施加到全局栅极线GGL4时，第四存储单元MC4的第四铁电层FD4的极化被切换，并且第八存储单元MC8的第八铁电层FD8的极化不被切换。

用于在第四铁电层FD4中以剩余极化形式储存已切换的极化的写入操作与以上参考图4A至图4D所述的第一铁电层312的写入操作实质相同，在此将不再重复，但是通过这种类似的方法，可以对第四存储单元MC4执行写入操作。

上述针对第四存储单元MC4的写入操作还可以使用图5和图6B中所示的对应结构2和2a来解释。首先，向与第四全局字线GGL4相对应的第四栅电极层图案122d施加极化切换电压Vs。此时，分别与第一全局源极线GSL1和第一全局漏极线GDL1相对应的第一源电极结构22a和第一漏电极结构24a可以接地。另一方面，可以向分别与第二全局源极线GSL2和第二全局漏极线GDL2相对应的第二源电极结构22b和第二漏电极结构24b施加幅值小于极化切换电压Vs的预定电压Vp。通过这样做，在沿着第二方向位于第一源电极结构22a与第一漏电极结构24a之间并且与第四栅电极层图案122d接触的第一铁电层312的第一区域内的极化可以被切换。同时，向沿着第二方向位于第二源电极结构22b与第二漏电极结构24b之间并且与第四栅电极层图案122d接触的第一铁电层312的第二区域施加实质小于极化切换电压Vs的电压。因此，第一铁电层312的第二区域中的极化不被切换。

在极化切换电压Vs被去除之后，已切换的极化可以以剩余极化的形式被储存。具有已切换的极化的第一铁电层312的第一区域可以是与图6C的第一沟道部分322a的第八部分322a-8重叠的区域。不具有已切换的极化的第一铁电层312的第二区域可以是与图6C的第二沟道部分322b的第八部分322b-8重叠的区域。

同时，将解释针对第四存储单元MC4中所储存的剩余极化的读取操作。首先，在图6A中，选择第四全局字线GGL4。随后，可以通过第四全局字线GGL4将等于或大于预定阈值电压的读取电压Vr施加到第四存储单元MC4的栅电极和第八存储单元MC8的栅电极。读取电压Vr的绝对值可以小于极化切换电压Vs的绝对值。即，在第四铁电层FD4和第八铁电层FD8内部的极化可以不因读取电压Vr而切换。第四存储单元MC4和第八存储单元MC8的晶体管被读取电压Vr导通，并且在晶体管的沟道层中可以形成导电沟道。当在第一全局源极线GSL1与第一全局漏极线GDL1之间形成源极-漏极电势差时，源极-漏极电流可以仅流过第四存储单元MC4的导电沟道。因为源极-漏极电流的大小根据在第四存储单元MC4的第四铁电层FD4中所储存的剩余极化的取向而改变，所以能够通过测量源极-漏极电流的大小来读取第四存储单元MC4中所储存的剩余极化的信号信息。另一方面，当在第二全局源极线GSL2与第二全局漏极线GDL2之间没有形成电势差时，操作电流可以不流过第八存储单元MC8的导电沟道。

上述针对第四存储单元MC4的读取操作还可以参考图5、图6B和图6C以相同的方式来解释。首先，将读取电压Vr施加到与第四全局字线GGL4相对应的第四栅电极层图案122d。通过读取电压Vr可以在与第四栅电极层图案122d重叠的沟道层322中形成导电沟道CH100。随后，在第一源电极结构22a与第一漏电极结构24a之间施加源极-漏极电压以形成电势差，所述第一源电极结构22a和第一漏电极结构24a分别对应于第一全局源极线GSL1和第一全局漏极线GDL1。未在第二全局源极线GSL2与第二全局漏极线GDL2之间形成电势差。结果，源极-漏极电流可以仅流过第一源电极结构22a与第一漏电极结构24a之间的导电沟道CH100。可以通过测量源极-漏极电流来执行针对第四存储单元MC4的读取操作。

通过上述方法，可以通过随机访问图5、图6B和图6C的非易失性存储器件2的第一操作单元2a的存储单元来执行写入操作和读取操作。针对图5、图6B和图6C的非易失性存储器件2的第一操作单元2a的写入操作和读取操作可以被等同地施加到非易失性存储器件2的第二操作单元2b。

图7是示意性地示出根据本公开的另一实施例的非易失性存储器件3的立体图。图8是图7的非易失性存储器件的平面图。图9是沿图7的非易失性存储器件的线D-D′截取的截面图。

参考图7至图9，与图1至图3的非易失性存储器件1相比，非易失性存储器件3还可以包括第一界面绝缘层332和第二界面绝缘层334。

第一界面绝缘层332可以设置在第一铁电层312与第一沟道层322之间。第一界面绝缘层322的一个表面可以接触第一铁电层312，而第一界面绝缘层332的另一表面可以接触第一沟道层322。在一个实施例中，第一界面绝缘层332可以设置在基本平行于第一方向和第二方向而形成的平面(即，与z方向和y方向平行的y-z平面)上。第一界面绝缘层332可以沿着第三方向(即，x方向)具有预定的厚度t3。在一个实施例中，第一界面绝缘层332的厚度t3可以小于第一铁电层312的厚度t1。

第一界面绝缘层332能够防止第一铁电层直接接触第一沟道层322。即，第一界面绝缘层332能够防止在第一铁电层312与第一沟道层322之间的界面处产生缺陷点(defectsite)，诸如氧空位。第一界面绝缘层332可以具有非晶结构。第一界面绝缘层332可以具有比第一铁电层312低的介电常数。第一界面绝缘层332可以是非铁电的。例如，第一界面绝缘层332可以包括氧化硅、氮化硅、氮氧化硅和氧化铝等。

第二界面绝缘层334可以设置在第二铁电层314与第二沟道层324之间。第二界面绝缘层334的一个表面可以接触第二铁电层314，并且第二界面绝缘层334的另一表面可以接触第二沟道层324。第二界面绝缘层334可以防止第二铁电层314直接接触第二沟道层324。

第二界面绝缘层334可以具有与第一界面绝缘层332实质相同的配置。第二界面绝缘层334可以沿第三方向(即，x方向)具有预定的厚度t3。

图10是示意性地示出根据本公开的又一实施例的非易失性存储器件4的立体图。图11是图10的非易失性存储器件的平面图。图12是沿着图10的非易失性存储器件的线E-E′截取的截面图。

参考图10至图12，与图7至图9的非易失性存储器件3相比，非易失性存储器件4还可以包括第一浮置电极层342和第二浮置电极层344。第一浮置电极层342和第二浮置电极层344可以由导电材料形成。

第一浮置电极层342可以设置在铁电层312与第一界面绝缘层332之间。第一浮置电极层342的一个表面可以接触第一铁电层312，并且第一浮置电极层342的另一表面可以接触第一界面绝缘层332。在一个实施例中，第一浮置电极层342可以设置在由第一方向和第二方向(即，z方向和y方向)限定的平面上。第一浮置电极层342可以沿第三方向(即，x方向)具有预定的厚度t4。

第一浮置电极层342可以保持电浮置状态。作为示例，第一浮置电极层342未被电连接到第一栅极结构12的第一至第四栅电极层图案122a、122b、122c和122d和第一沟道层322。第一浮置电极层342可以根据施加到第一至第四栅电极层图案122a、122b、122c和122d的电压的极性而在其中充入正电荷或负电荷。被充入的正电荷或负电荷可以起到稳定第一铁电层312中所储存的剩余极化的作用。因此，浮置电极层的存在提高了非易失性存储器件4的剩余极化的耐久性和稳定性。

另外，在一个实施例中，非易失性存储器件的结构包括具有相对高的介电常数的第一铁电层312，其与具有相对低的介电常数的第一界面绝缘层332串联地电连接。当极化切换电压或读取电压被施加到该串联连接结构时，如果不存在第一浮置电极层342，则相对高的电压可以被施加到具有相对低的介电常数的第一界面绝缘层332。由于第一铁电层312和第一界面绝缘层332的薄度，第一界面绝缘层332实际上可以被电毁坏。相反，当第一浮置电极层342介于第一铁电层312与第一界面绝缘层332之间时，第一浮置电极层342可以抑制相对高的电压被施加到第一界面绝缘层332，从而提高了非易失性存储器件4的耐用性和可靠性。

同样，第二浮置电极层344可以设置在第二铁电层314与第二界面绝缘层334之间。作为示例，第二浮置电极层344未被电连接到第二栅极结构14的第一至第四栅电极层图案124a、124b、124c和124d和第二沟道层324。第二浮置电极层344的一个表面可以接触第二铁电层314，而第二浮置电极层344的另一表面可以接触第二界面绝缘层334。在一个实施例中，第二浮置电极层344可以设置在基本平行于第一方向和第二方向而形成的平面(即，与z方向和y方向平行的y-z平面)上。第二浮置电极层344可以沿第三方向(即，x方向)具有预定的厚度t4。第二浮置电极层344的配置和功能可以与第一浮置电极层342的配置和功能实质上相同。也就是说，第二浮置电极层344能够改善在第二浮置电极层344中所储存的剩余极化的保持以及第二界面绝缘层334的耐久性。

图13是示意性地示出根据本公开的又一实施例的非易失性存储器件5的立体图。图14是图13的非易失性存储器件的平面图。图15是沿图13的非易失性存储器件的线F-F′截取的截面图。

参考图13至图15，与图7至图9的非易失性存储器件3相比，非易失性存储器件5还可以包括第三界面绝缘层352和第四界面绝缘层354。

第三界面绝缘层352可以设置在第一栅极结构12与第一铁电层312之间。作为示例，第三界面绝缘层352的一个表面可以接触第一栅极结构12，而第三界面绝缘层352的另一表面可以接触第一铁电层312。在一个实施例中，第三界面绝缘层352可以设置在基本平行于第一方向和第二方向而形成的平面(即，与z方向和y方向平行的y-z平面)上。第三界面绝缘层352可以沿着第三方向(即，x方向)具有预定的厚度t5。在一个实施例中，第三界面绝缘层352的厚度t5可以小于第一铁电层312的厚度t1。

第三界面绝缘层352能够防止第一铁电层312直接接触第一栅极结构12。第三界面绝缘层352能够防止在第一铁电层312与第一栅极结构12的第一至第四栅电极层图案122a、122b、122c和122d之间的界面处产生缺陷点。第三界面绝缘层352可以具有非晶结构。第三界面绝缘层352可以具有比第一铁电层312低的介电常数。第三界面绝缘层352可以是非铁电的。作为示例，第三界面绝缘层352可以具有顺电特性。例如，第三界面绝缘层352可以包括氧化硅、氮化硅、氮氧化硅和氧化铝等。

第三界面绝缘层352可以由与第一界面绝缘层332实质相同的材料形成。第三界面绝缘层352的厚度t5可以与第一界面绝缘层332的厚度t3基本相同。

同样，第四界面绝缘层354可以设置在第二栅极结构14与第二铁电层314之间。作为示例，第四界面绝缘层354的一个表面可以接触第二栅极结构14，而第四界面绝缘层354的另一表面可以接触第二铁电层314。在一个实施例中，第四界面绝缘层354可以设置在基本平行于第一方向和第二方向而形成的平面(即，与z方向和y方向平行的y-z平面)上。第四界面绝缘层354可以沿第三方向(即，x方向)具有厚度t5。在一个实施例中，第四界面绝缘层354的厚度t5可以小于第二铁电层314的厚度t1。

第四界面绝缘层354能够防止第二铁电层314直接接触第二栅极结构14。第四界面绝缘层354能够防止在第二铁电层314与第二栅极结构14的第一至第四栅电极层图案124a、124b、124c和124d之间的界面处产生缺陷点。第四界面绝缘层354可以具有非晶结构。第四界面绝缘层354可以具有比第二铁电层314低的介电常数。第四界面绝缘层354可以是非铁电的。作为示例，第四界面绝缘层354可以具有顺电特性。例如，第四界面绝缘层354可以包括氧化硅、氮化硅、氮氧化硅和氧化铝等。

第四界面绝缘层354可以由与第二界面绝缘层334实质相同的材料形成。第四界面绝缘层354的厚度t5可以与第二界面绝缘层334的厚度t3基本相同。

图16是示意性地示出根据本公开的又一实施例的非易失性存储器件6的立体图。图17是图16的非易失性存储器件的平面图。图18是沿着图16的非易失性存储器件的线G-G′截取的截面图。

参考图16至图18，与图7至图9的非易失性存储器件3相比，非易失性存储器件6可以在第一栅极结构1012和第二栅极结构1014的配置上有所不同。

在该实施例中，第一栅极结构1012可以包括沿第一方向(即，z方向)交替层叠的第一至第四栅电极层图案1122a、1122b、1122c和1122d与第一至第五栅极绝缘层图案1132a、1132b、1132c、1132d和1132e。第二栅极结构1014可以包括沿第一方向(即，z方向)交替层叠的第一至第四栅电极层图案1124a、1124b、1124c和1124d与第一至第五栅极绝缘层图案1134a、1134b、1134c、1134d和1134e。

参考图16和图18，第一栅极结构1012的第一至第五栅极绝缘层图案1132a、1132b、1132c、1132d和1132e可以相对于第二方向和第三方向(即，y方向和x方向)将第一铁电层1312、第一界面绝缘层1332和第一沟道层1322分隔开。因此，第一铁电层1312、第一界面绝缘层1332和第一沟道层1322可以在第一方向上不连续地设置。与以上参考图7至图9描述的实施例相比，本实施例的第一铁电层1312可以被设置为在横向方向(即，x方向)上接触第一栅极结构1012的一个侧壁表面的部分，即，仅第一至第四栅电极层图案1122a、1122b、1122c和1122d的侧壁表面。换言之，第一铁电层1312在横向方向(即，x方向)上不与第一至第五栅极绝缘层图案1132a、1132b、1132c、1132d和1132e接触。另外，第一界面绝缘层1332和第一沟道层1322可以在横向方向上从第一铁电层1312开始顺序地布置，并且可以被布置在第一至第五栅极绝缘层图案1132a、1132b、1132c、1132d和1132e之间。

参考图16至图18，与以上参考图7至图9描述的实施例的第一至第五栅极绝缘层图案132a、132b、132c、132d和132e相比，第一至第五栅极绝缘层图案1132a、1132b、1132c、1132d和1132e可以被设置为与源电极结构22、漏电极结构24和绝缘结构26直接接触。在本实施例中，第一至第五栅极绝缘层图案1132a、1132b、1132c、1132d和1132e能够更有效地实现在第一方向(即，z方向)上的第一至第四栅电极层图案1122a、1122b、1122c和1122d之间的电绝缘。

同样，参考图16和图18，第二栅极结构1014的第一至第五栅极绝缘层图案1134a、1134b、1134c、1134d和1134e能够相对于第二方向和第三方向(即，y方向和x方向)将第二铁电层1314、第二界面绝缘层1334和第二沟道层1324彼此分隔开。因此，第二铁电层1314、第二界面绝缘层1334和第二沟道层1324可以在第一方向(即，z方向)上不连续地设置。因此，与以上参考图7至图9描述的实施例相比，本实施例的第二铁电层1314可以被设置为在横向方向(即，x方向)上接触第二栅极结构1014的一个侧壁表面的部分，即，仅第一至第四栅电极层图案1124a、1124b、1124c和1124d的侧壁表面。换言之，第二铁电层1314在横向方向(即，x方向)上不与第一至第五栅极绝缘层图案1134a、1134b、1134c、1134d和1134e接触。

参考图16和图18，与以上参考图7至图9描述的实施例的第一至第五栅极绝缘层图案134a、134b、134c、134d和134e相比，第一至第五栅极绝缘层图案1134a、1134b、1134c、1134d和1134e可以被设置为与源电极结构22、漏电极结构24和绝缘结构26直接接触。在本实施例中，第一至第五栅极绝缘层图案1134a、1134b、1134c、1134d和1134e能够更有效地实现在第一方向(即，z方向)上的第一至第四栅电极层图案1124a、1124b、1124c和1124d之间的电绝缘。

同时，第一栅极结构1012和第二栅极结构1014的第一至第四栅电极层图案1122a、1122b、1122c、1122d、1124a、1124b、1124c和1124d，第一铁电层1312和第二铁电层1314，第一界面绝缘层1332和第二界面绝缘层1334，第一沟道层1322和第二沟道层1324以及第一至第五栅极绝缘层图案1132a、1132b、1132c、1132d、1132e、1134a、1134b、1134c、1134d和1134e的材料特性和功能分别与第一栅极结构12和第二栅极结构14的第一至第四栅电极层图案122a、122b、122c、122d、124a、124b、124c和124d，第一铁电层312和第二铁电层314，第一界面绝缘层332和第二界面绝缘层334，第一沟道层322和第二沟道层324以及第一至第五栅极绝缘层图案132a、132b、132c、132d、132e、134a、134b、134c、134d和134e的材料特性和功能实质相同。

图19是示意性地示出根据本公开的进一步的实施例的非易失性存储器件7的立体图。图20是图19的非易失性存储器件的平面图。图21是沿图19的非易失性存储器件的线H-H′截取的截面图。

参考图19至图21，与图10至图12的非易失性存储器件4相比，非易失性存储器件7可以在第一铁电层部分2312和第二铁电层部分2314、第一浮置电极层部分2342和第二浮置电极层部分2344以及第一栅极结构2012和第二栅极结构2014的配置上有所不同。

第一栅极结构2012可以包括沿第一方向(即，z方向)交替层叠在基底绝缘层110上的第一至第四栅极功能层图案2112a、2112b、2112c和2112d与第一至第五栅极绝缘层图案2132a、2132b、2132c、2132d和2132e。第一栅极结构2012可以在第二方向(即，y方向)上延伸。

第一界面绝缘层332可以设置在第一栅极结构2012的一个侧壁表面S7上。也就是说，第一界面绝缘层332可以被设置为覆盖第一栅极结构2012的一个侧壁表面S7。一个侧壁表面S7是基本平行于第一方向和第二方向而形成的平面(即，与z方向和y方向平行的y-z平面)。在特定实施例中，第一界面绝缘层332可以被设置为与第一至第五栅极绝缘层图案2132a、2132b、2132c、2132d和2132e以及第一浮置电极层部分2342接触。

另外，第一沟道层322可以被设置为接触第一界面绝缘层332。第一沟道层322可以被设置在基本平行于第一方向和第二方向而形成的平面(即，与z方向和y方向平行的y-z平面)上。

参考图21，第一栅极结构2012的第一至第四栅极功能层图案2112a、2112b、2112c和2112d可以各自具有第一浮置电极层部分2342、第一铁电层部分2312和第一栅电极层部分2122。作为示例，在第一栅极功能层图案2112a中，第一浮置电极层部分2342可以被设置在第一界面绝缘层332与第一栅极绝缘层图案2132a和第二栅极绝缘层图案2132b上。在x方向上从第一界面绝缘层332起，并且在z方向上从第一栅极绝缘层图案2132a和第二栅极绝缘层图案2132b起，第一浮置电极层部分2342可以均具有预定的厚度t6。第一铁电层部分2312可以设置在第一浮置电极层部分2342与第一栅极绝缘层图案2132a和第二栅极绝缘层图案2132b上。第一铁电层部分2312可以与第一浮置电极层部分2342上具有预定的厚度t7。第一栅电极层部分2122可以被设置为接触或覆盖在第一栅极绝缘层图案2132a与第二栅极绝缘层图案2132b之间的第一铁电层部分2312。

就第二栅极功能层图案2112b而言，第一浮置电极层部分2342、第一铁电层部分2312和第一栅电极层部分2122可以设置在第二栅极绝缘层图案2132b与第三栅极绝缘层图案2312c之间并以实质相同的方式与第一界面绝缘层332接触。作为另一示例，对于第三栅极功能层图案2112c，第一浮置电极层部分2342、第一铁电层部分2312和第一栅电极层部分2122可以设置在第三栅极绝缘层图案2132c与第四栅极绝缘层图案2132d之间并以实质相同的方式与第一界面绝缘层332接触。就第四栅极功能层图案2112d而言，第一浮置电极层部分2342、第一铁电层部分2312和第一栅电极层部分2122可以设置在第四栅极绝缘层图案2132d与第五栅极绝缘层图案2132e之间并以实质相同的方式与第一界面绝缘层332接触。

参考图19至图21，源电极结构22、漏电极结构24和绝缘结构26可以被设置在基底绝缘层110上以接触第一沟道层322。此外，第二沟道层324可以被设置在基底绝缘层110上以与源电极结构22、漏电极结构24和绝缘结构26中的每一个的一个侧壁表面相接触。另外，第二界面绝缘层334可以被设置为与第二沟道层324接触。

在基底绝缘层110上，第二栅极结构2014可以被设置为与第二界面绝缘层334接触。第二栅极结构2014可以包括沿着第一方向(即，z方向)交替层叠在基底绝缘层110上的第一至第四栅极功能层图案2114a、2114b、2114c和2114d与第一至第五栅极绝缘层图案2134a、2134b、2134c、2134d和2134e。第二栅极结构2014可以在第二方向(即，y方向)上延伸。

第二栅极结构2014的第一至第四栅极功能层图案2114a、2114b、2114c和2114d可以各自具有第二浮置电极层部分2344、第二铁电层部分2314和第二栅电极层部分2124。第二栅极结构2014的第二浮置电极层部分2344、第二铁电层部分2314和第二栅电极层部分2124的配置可以与第一栅极结构2012的第一浮置电极层部分2342、第一铁电层部分2312和第一栅电极层部分2122的配置基本上相同。

当将根据上述实施例的非易失性存储器件7与图10至图12的非易失性存储器件4进行比较时，在第一栅极结构2012的第一至第四栅极功能层图案2112a、2112b、2112c和2112d以及第二栅极结构2014的第一至第四栅极功能层图案2114a、2114b、2114c和2114d中，第一铁电层部分2312和第二铁电层部分2314的分别与第一栅电极层部分2122和第二栅电极层部分2124接触的面积能够增大。另外，第一浮置电极层部分2342和第二浮置电极层部分2344的与第一铁电层部分2312和第二铁电层部分2314接触的面积能够增大。结果，通过增大用作存储层的第一铁电层部分2312和第二铁电层部分2314的面积，能够增大铁电层部分2313和2314中所储存的剩余极化的密度。结果，可以提高存储操作的可靠性。

同时，第一栅极结构2012和第二栅极结构2014的第一栅电极层部分2122和第二栅电极层部分2124、第一铁电层部分2312和第二铁电层部分2314、第一浮置电极层部分2342和第二浮置电极层部分2344、第一至第五栅极绝缘层图案2132a、2132b、2132c、2132d、2132e、2134a、2134b、2134c、2134d和2134e的材料特性和功能分别与以上参考图10至图12描述的实施例的第一栅极结构12和第二栅极结构14的第一至第四栅电极层图案122a、122b、122c、122d、124a、124b、124c和124d，第一铁电层312和第二铁电层314，第一浮置电极层342和第二浮置电极层344以及第一至第五栅极绝缘层图案132a、132b、132c、132d、132e、134a、134b、134c、134d和134e的材料特性和功能实质相同。

图22是示意性的示出根据本公开的更进一步的实施例的非易失性存储器件8的立体图。图23是图22的非易失性存储器件的平面图。图24是沿图22的非易失性存储器件的线I-I′截取的截面图。

参考图22至图24，与图1至图3的非易失性存储器件1相比，非易失性存储器件8在沟道结构28的配置上有所不同。

在该实施例中，沟道结构28取代了图1至图3的非易失性存储器件1中的绝缘结构26。即，沟道结构28可以被设置为在第二方向(即，y方向)上与源电极结构22和漏电极结构24接触。此外，沟道结构28可以被设置为在第三方向(即，x方向)上与第一铁电层312和第二铁电层314接触。因此，从该实施例的非易失性存储器件8中省略了图1至图3的非易失性存储器件1的第一沟道层322和第二沟道层324。

沟道结构28可以具有从基底绝缘层110开始在第一方向(即，z方向)上延伸的柱状形状。当读取电压被施加到第一栅极结构12的第一至第四栅电极层图案122a、122b、122c和122d中的至少一个时，在沟道结构28的与所述至少一个栅电极层图案重叠的区域中可以形成导电沟道。同样，当读取电压被施加到第二栅极结构14的第一至第四栅电极层图案124a、124b、124c和124d中的至少一个时，在沟道结构28的与所述至少一个栅电极层图案重叠的区域中可以形成导电沟道。

例如，沟道结构28可以包括掺杂的半导体材料或金属氧化物。例如，半导体材料可以包括硅(Si)、锗(Ge)和砷化镓(GaAs)等。金属氧化物可以包括铟镓锌(In-Ga-Zn)氧化物。在一个实施例中，沟道结构28可以包括掺杂有n型掺杂剂的硅(Si)。可替代地，沟道结构28可以包括c轴对准的铟镓锌(In-Ga-Zn)氧化物。沟道结构28可以具有单晶结构或多晶结构。

如上所述，本实施例的非易失性存储器件8可以包括柱形状的沟道结构28。通过在相同的位置使用沟道结构28代替图1至图3的非易失性存储器件1的绝缘结构26，能够简化器件结构和制造工艺。

在其他实施例中，在图5的非易失性存储器件2中，可以实施其中绝缘结构26a和26b被本实施例的沟道结构28代替的非易失性存储器件，同时省略第一沟道层322和第二沟道层324。同样，在图7至图9的非易失性存储器件3、图10至图12的非易失性存储器件4、图13至图15的非易失性存储器件5以及图19至图21的非易失性存储器件7中，能够实施其中绝缘结构26被本实施例的沟道结构28代替的非易失性存储器件。在这些实施例中，可以省略第一沟道层322和第二沟道层324。另外，在图16至图18的非易失性存储器件6中，可以实施其中绝缘结构26被本实施例的沟道结构28代替的非易失性存储器件，同时省略图16至图18的非易失性存储器件6的第一沟道层1322和第二沟道层1324。

以上已经出于说明性目的公开了本发明构思的实施例。本领域普通技术人员将理解的是，在不脱离如所附权利要求中所公开的发明构思的范围和精神的情况下，可以进行各种修改、添加和替换。