包含接合到集成外围设备和系统管芯的存储器管芯的接合组件及其制造方法

相关申请

本申请要求提交于2019年2月6日的美国非临时专利申请序列号16/269,301的优先权的权益，该美国非临时专利申请的全部内容以引用的方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及接合到存储器管芯的集成外围设备和系统管芯及其制造方法。

背景技术

包括每个单元具有一个位的三维竖直NAND串的三维半导体器件在T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell(具有堆叠的围绕栅极晶体管(S-SGT)结构化单元的新型超高密度存储器)”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个实施方案，提供了一种接合组件，该接合组件包括：第一存储器管芯，该第一存储器管芯包括：至少一个第一三维存储器元件阵列；第一存储器管芯金属互连结构，该第一存储器管芯金属互连结构形成在第一存储器管芯介电材料层内；和第一存储器管芯接合垫，该第一存储器管芯接合垫位于该第一存储器管芯介电材料层上或形成在该第一存储器管芯介电材料层内，并且电连接到该至少一个第一三维存储器元件阵列的相应节点；以及第一支撑管芯，该第一支撑管芯包括：至少一个第一外围电路，该至少一个第一外围电路包括互补金属氧化物半导体(CMOS)器件并且被配置为生成用于该至少一个第一三维存储器元件阵列的控制信号并从该至少一个第一三维存储器元件阵列接收感测信号；和第一功能模块，该第一功能模块被配置为提供与该至少一个第一三维存储器元件阵列的操作无关的功能；其中该第一支撑管芯包括第一支撑管芯接合垫，该第一支撑管芯接合垫位于第一支撑管芯介电材料层上或形成在该第一支撑管芯介电材料层内，电连接到该至少一个第一外围电路的相应节点，并接合到该第一存储器管芯接合垫。

根据本公开的另一实施方案，提供了一种形成接合组件的方法，该方法包括：提供第一存储器管芯，该第一存储器管芯包括：至少一个第一三维存储器元件阵列；第一存储器管芯金属互连结构，该第一存储器管芯金属互连结构形成在第一存储器管芯介电材料层内；和第一存储器管芯接合垫，该第一存储器管芯接合垫位于该第一存储器管芯介电材料层上或形成在该第一存储器管芯介电材料层内，并且电连接到该至少一个第一三维存储器元件阵列的相应节点；提供第一支撑管芯，该第一支撑管芯包括：至少一个第一外围电路，该至少一个第一外围电路包括互补金属氧化物半导体(CMOS)器件并且被配置为生成用于该至少一个第一三维存储器元件阵列的控制信号并从该至少一个第一三维存储器元件阵列接收感测信号；和第一功能模块，该第一功能模块被配置为提供与该至少一个第一三维存储器元件阵列的操作无关的功能；其中该第一支撑管芯包括第一支撑管芯接合垫，该第一支撑管芯接合垫位于第一支撑管芯介电材料层上或形成在该第一支撑管芯介电材料层内，电连接到该至少一个第一外围电路的相应节点；以及将该第一支撑管芯接合垫接合到该第一存储器管芯接合垫。

附图说明

图1是根据本公开的实施方案的在半导体衬底上形成源极侧介电材料层和掺杂半导体层之后的示例性结构的竖直剖面图。

图2是根据本公开的实施方案的在形成第一绝缘层和第一间隔物材料层的第一层交替堆叠之后的示例性结构的竖直剖面图。

图3是根据本公开的实施方案的在图案化第一层楼梯区、第一阶梯式介电材料部分和层间介电层之后的示例性结构的竖直剖面图。

图4A是根据本公开的实施方案的在形成第一层存储器开口和第一层支撑开口之后的示例性结构的竖直剖面图。

图4B是图4A的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图4A的竖直剖面图的平面。

图5是根据本公开的实施方案的在形成各种牺牲填充结构之后的示例性结构的竖直剖面图。

图6是根据本公开的实施方案的在形成第二绝缘层和第二间隔物材料层的第二层交替堆叠、第二阶梯式表面和第二阶梯式介电材料部分之后的示例性结构的竖直剖面图。

图7A是根据本公开的实施方案的在形成第二层存储器开口和第二层支撑开口之后的示例性结构的竖直剖面图。

图7B是沿图7A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图7A的竖直剖面图的平面。

图8是根据本公开的实施方案的在形成层间存储器开口和层间支撑开口之后的示例性结构的竖直剖面图。

图9A至图9D示出了根据本公开的实施方案的在形成存储器开口填充结构期间的存储器开口的顺序竖直剖面图。

图10是根据本公开的实施方案的在形成存储器开口填充结构和支撑柱结构之后的示例性结构的竖直剖面图。

图11A是根据本公开的实施方案的在形成柱腔体之后的示例性结构的竖直剖面图。

图11B是沿图11A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图11A的竖直剖面图的平面。

图12是根据本公开的实施方案的在形成介电柱结构之后的示例性结构的竖直剖面图。

图13A是根据本公开的实施方案的在形成第一接触层级介电层和背侧沟槽之后的示例性结构的竖直剖面图。

图13B是沿图13A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图13A的竖直剖面图的平面。

图14是根据本公开的实施方案的在形成背侧凹陷部之后的示例性结构的竖直剖面图。

图15A是根据本公开的实施方案的在形成导电层之后的示例性结构的竖直剖面图。

图15B是沿图15A的水平平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图15A的竖直剖面图的平面。

图16A是根据本公开的实施方案的在背侧沟槽中形成背侧沟槽填充结构之后的示例性结构的竖直剖面图。

图16B是沿图16A的水平平面B-B’截取的示例性结构的水平剖面图。铰接竖直平面A-A’对应于图16A的竖直剖面图的平面。

图16C是沿图16B的竖直平面C-C’截取的示例性结构的竖直剖面图。

图17A是根据本公开的实施方案的在形成第二接触层级介电层和各种接触通孔结构之后的示例性结构的竖直剖面图。

图17B是沿图17A的竖直平面B-B'截取的示例性结构的水平剖面图。铰接竖直平面A-A'对应于图17A的竖直剖面图的平面。

图18是根据本公开的实施方案的在形成第一线层级金属互连结构之后的示例性结构的竖直剖面图。

图19A是根据本公开的实施方案的在形成存储器管芯介电材料层和存储器管芯接合垫之后的示例性结构的竖直剖面图。

图19B是包括图19A的示例性结构的存储器管芯的布局。

图20A是根据本公开的实施方案的支撑管芯的竖直剖面图。

图20B是图20A的支撑管芯的布局。

图21是根据本公开的实施方案的通过接合图19A和图19B的存储器管芯以及图20A和图20B的支撑管芯形成的第一示例性接合组件的竖直剖面图。

图22是根据本公开的实施方案的在形成直通衬底通孔结构和背侧接合垫之后的第一示例性接合组件的竖直剖面图。

图23是根据本公开的实施方案的在移除存储器管芯的衬底之后的第一示例性接合组件的竖直剖面图。

图24是根据本公开的实施方案的在附接第二支撑管芯和第二存储器管芯之后的第一示例性接合组件的竖直剖面图。

图25是根据本公开的实施方案的在附接附加支撑管芯和附加存储器管芯之后的第一示例性接合组件的竖直剖面图。

图26是根据本公开的实施方案的包括系统功能管芯的第一示例性接合组件的竖直剖面图。

图27是根据本公开的实施方案的第二示例性接合组件的竖直剖面图。

具体实施方式

如上所述，本公开的实施方案涉及包括三维存储器阵列和功能器件元件的集成存储器和系统芯片及其制造方法，其各个方面在本文中详细描述。

附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。相同的附图标号表示相同的元件或相似的元件。除非另有说明，否则具有相同附图标号的元件被假定具有相同组成和相同功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如本文所用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。

如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶部表面和底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平平面之间。层可水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。

如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。

如本文所用，“存储器层级”或“存储器阵列层级”是指对应于第一水平面(即平行于衬底顶表面的平面)和第二水平面之间的通用区域的层级，其中该第一水平面包括存储器元件阵列的最顶表面，该第二水平面包括存储器元件阵列的最底表面。如本文所用，“直通堆叠”元件是指竖直延伸穿过存储器层级的元件。

如本文所用，“半导体材料”是指具有在1.0×10

单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。衬底可包括在其上制造的集成电路，诸如用于存储器器件的驱动器电路。

本公开的各种三维存储器器件包括单体三维NAND串存储器器件，并且可以使用本文所述的各种实施方案来制造。单体三维NAND串定位在位于衬底上方的单体三维NAND串阵列中。NAND串的三维阵列的第一器件层级中的至少一个存储器单元位于NAND串的三维阵列的第二器件层级中的另一个存储器单元上方。

一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。

参见图1，示出了包括过程中存储器管芯的示例性结构。如本文所用，存储器管芯是包括存储器元件阵列的半导体管芯。因此，过程中存储器管芯是随后被修改以形成存储器管芯的结构。

示例性结构包括载体衬底908，该载体衬底包括载体衬底层909。载体衬底908可包括可商购获得的半导体晶片，诸如单晶硅晶片。源极侧介电材料层910形成在载体衬底层909上方。源极侧介电材料层910包括介电材料，诸如氧化硅。源极侧介电材料层910的最大厚度可以在200nm至3,000nm的范围内，但是也可以使用更小和更大的厚度。

可选的金属板层6和源极半导体层10可形成在源极侧介电材料层910中。可选的金属板层6(如果存在)为流入源极半导体层10、沿该源极半导体层流动和/或流出该源极半导体层的电流提供高导电性导电路径。可选的金属板层6包括导电材料诸如金属或重掺杂的半导体材料。可选的金属板层6例如可包括具有在3nm至100nm范围内的厚度的钨层，但是也可以使用更小和更大的厚度。可在金属板层6的顶部上提供金属氮化物层(未示出)作为扩散阻挡层。金属板层6可用作已完成管芯中的源极线的一部分。金属板层6的厚度可以在20nm至200nm的范围内，但是也可以使用更小和更大的厚度。

源极半导体层10是掺杂半导体层，该掺杂半导体层具有与随后将形成的竖直半导体沟道的导电类型相反的导电类型的掺杂。例如，如果随后将形成的竖直半导体沟道具有第一导电类型的掺杂，则源极半导体层10可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。源极半导体层10中的第二导电类型掺杂剂的原子浓度可以在5.0×10

可将源极半导体层10和金属板层6图案化，使得源极半导体层10和金属板层6在存储器阵列区100(其中随后将形成存储器堆叠结构)的至少一部分上方和楼梯区300(其中随后将形成体现字线的导电层的阶梯式表面)上方延伸。可围绕存储器阵列区100和楼梯区300设置通孔互连区400。在一个实施方案中，源极半导体层10的顶表面可以与源极侧介电材料层910的顶表面共面。

参见图2，随后可形成第一材料层和第二材料层的交替堆叠。每个第一材料层可包括第一材料，并且每个第二材料层可包括不同于第一材料的第二材料。在随后在第一材料层和第二材料层的交替堆叠上方形成材料层的至少另一交替堆叠的情况下，交替堆叠在本文中被称为第一层交替堆叠。第一层交替堆叠的层级在本文被称为第一层层级，并且在第一层层级正上方随后要形成的交替堆叠的层级在本文被称为第二层层级等等。

第一层交替堆叠可包括作为第一材料层的第一绝缘层132和作为第二材料层的第一间隔物材料层。在一个实施方案中，第一间隔物材料层可以是随后被导电层替换的牺牲材料层。在另一个实施方案中，第一间隔物材料层可以是随后不被其他层替换的导电层。虽然使用其中牺牲材料层被导电层替换的实施方案描述了本公开，但是本文明确地考虑其中间隔物材料层形成为导电层(从而避免执行替换过程的需要)的实施方案。

在一个实施方案中，第一材料层和第二材料层可以分别是第一绝缘层132和第一牺牲材料层142。在一个实施方案中，每个第一绝缘层132可包括第一绝缘材料，并且每个第一牺牲材料层142可包括第一牺牲材料。可在源极半导体层10上方形成交替的多个第一绝缘层132和第一牺牲材料层142。如本文所用，“牺牲材料”是指在后续处理步骤期间被移除的材料。

如本文所用，第一元件和第二元件的交替堆叠是指其中第一元件的实例和第二元件的实例交替的结构。不是交替的多个元件的端部元件的第一元件的每个实例在两侧上邻接第二元件的两个实例，并且不是交替的多个元件的端部元件的第二元件的每个实例在两个端部上邻接第一元件的两个实例。第一元件可以在其中具有相同的厚度，或者可以具有不同的厚度。第二元件可以在其中具有相同的厚度，或者可以具有不同的厚度。交替的多个第一材料层和第二材料层可以以第一材料层的实例或第二材料层的实例开始，并且可以以第一材料层的实例或第二材料层的实例结束。在一个实施方案中，第一元件的实例和第二元件的实例可以形成在交替的多个元件内周期性地重复的单元。

第一层交替堆叠(132,142)可以包括由第一材料构成的第一绝缘层132，以及由第二材料构成的第一牺牲材料层142，第二材料与第一材料不同。第一绝缘层132的第一材料可以是至少一种绝缘材料。可以用于第一绝缘层132的绝缘材料包括但不限于氧化硅(包括掺杂硅酸盐玻璃或无掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂介电材料、通常称为高介电常数(高k)介电氧化物的介电金属氧化物(例如，氧化铝、氧化铪等)及其硅酸盐、介电金属氮氧化物及其硅酸盐以及有机绝缘材料。在一个实施方案中，第一绝缘层132的第一材料可以是氧化硅。

第一牺牲材料层142的第二材料可以是可对于第一绝缘层132的第一材料选择性地移除的牺牲材料。如本文所用，如果移除过程以至少两倍于第二材料的移除速率的速率移除第一材料，则第一材料的移除是“对于”第二材料“选择性的”。第一材料的移除速率与第二材料的移除速率的比率在本文中被称为第一材料相对于第二材料的移除过程的“选择率”。

第一牺牲材料层142可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第一牺牲材料层142的第二材料，导电电极可以用作例如竖直NAND器件的控制栅电极。在一个实施方案中，第一牺牲材料层142可以是包括氮化硅的材料层。

在一个实施方案中，第一绝缘层132可以包括氧化硅，并且牺牲材料层可以包括氮化硅牺牲材料层。可以例如通过化学气相沉积(CVD)来沉积第一绝缘层132的第一材料。例如，如果将氧化硅用于第一绝缘层132，则可以使用原硅酸四乙酯(TEOS)作为CVD工艺的前体材料。可以形成第一牺牲材料层142的第二材料，例如，通过CVD或原子层沉积(ALD)。

第一绝缘层132和第一牺牲材料层142的厚度可以在20nm至50nm的范围内，但是对于每个第一绝缘层132和每个第一牺牲材料层142可以使用更小和更大的厚度。第一绝缘层132和第一牺牲材料层142对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第一层交替堆叠(132,142)中的每个第一牺牲材料层142可以具有在每个相应的第一牺牲材料层142内基本上不变的均匀厚度。

第一绝缘帽盖层170随后可形成在第一交替堆叠(132,142)上方。第一绝缘帽盖层170可包括介电材料，该介电材料可以是可用于第一绝缘层132的任何介电材料。在一个实施方案中，第一绝缘帽盖层170包含与第一绝缘层132相同的介电材料。第一绝缘帽盖层170的厚度可以在20nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参见图3，可将第一绝缘帽盖层170和第一层交替堆叠(132,142)图案化以在楼梯区300中形成第一阶梯式表面。楼梯区300可包括相应的第一阶梯式区域和第二阶梯式区域，在第一阶梯式区域中，形成第一阶梯式表面，在第二阶梯式区域中，随后在第二层结构(其随后将形成在第一层结构上方)和/或附加层结构中形成附加阶梯式表面。可以例如通过形成其中具有开口的掩模层、在第一绝缘帽盖层170的层级内蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个第一绝缘层132和第一牺牲材料层142对而使腔体竖直地凹陷，形成第一阶梯式表面。在一个实施方案中，第一牺牲材料层142的顶表面可以在第一阶梯式表面处物理地暴露。覆盖在第一阶梯式表面上面的腔体在本文中称为第一阶梯式腔体。

可以沉积介电填充材料(诸如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)以填充第一阶梯式腔体。可以从包括第一绝缘帽盖层170的顶表面的水平平面上方移除介电填充材料的多余部分。介电填充材料的填充覆盖在第一阶梯式表面上面的区的剩余部分构成第一阶梯式介电材料部分165。如本文所用，“阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的垂直距离而单调地增加的水平横截面积的元件。第一层交替堆叠(132,142)和第一后向阶梯式介电材料部分165共同构成第一层结构，该第一层结构是随后被修改的过程中结构。

层间介电层180可以任选地沉积在第一层结构(132,142,170,165)上方。层间介电层180包含介电材料，诸如氧化硅。在一个实施方案中，层间介电层180可以包含掺杂硅酸盐玻璃，该掺杂硅酸盐玻璃具有比第一绝缘层132(其可能包含未掺杂硅酸盐玻璃)的材料更大的蚀刻速率。例如，层间介电层180可包括磷硅酸盐玻璃。层间介电层180的厚度可以在30nm至300nm的范围内，但是也可以使用更小和更大的厚度。

参见图4A和图4B，各种第一层开口(149,129)可以形成为穿过层间介电层180和第一层结构(132,142,170,165)并且进入源极半导体层10。可在层间介电层180上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其中的各种开口。可以通过第一各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过层间介电层180和第一层结构(132,142,170,165)并且进入源极半导体层10，以同时(即，在第一各向同性蚀刻工艺期间)形成各种第一层开口(149,129)。各种第一层开口(149,129)可包括第一层存储器开口149和第一层支撑开口129。在图4B中以虚线示出第一交替堆叠(132,142)中的阶梯S的位置。

第一层存储器开口149可以是穿过第一交替堆叠(132,142)内的每个层在存储器阵列区100中形成的开口，并且随后可用于在其中形成存储器堆叠结构。第一层存储器开口149可以形成为可沿第二水平方向hd2横向间隔开的第一层存储器开口149的集群。第一层存储器开口149的每个集群可以形成为第一层存储器开口149的二维阵列。

第一层支撑开口129是形成在楼梯区300中的开口。可以穿过第一阶梯式表面的相应的水平表面形成穿过第一阶梯式介电材料部分165形成的第一层支撑开口129的子集。

在一个实施方案中，第一各向异性蚀刻工艺可包括初始步骤，其中第一层交替堆叠(132,142)的材料可与第一阶梯式介电材料部分165的材料同时蚀刻。初始蚀刻步骤的化学性质可以交替以优化第一层交替堆叠(132,142)中的第一材料和第二材料的蚀刻，同时提供与第一阶梯式介电材料部分165的材料相当的平均蚀刻速率。第一各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

可选地，第一层存储器开口149和第一层支撑开口129在层间介电层180的层级处的部分可以通过各向同性蚀刻来横向扩展。在这种情况下，层间介电层180可以包含在稀氢氟酸中具有比第一绝缘层132(其可能包括未掺杂硅酸盐玻璃)更大蚀刻速率的介电材料(诸如硼硅酸盐玻璃)。可以使用各向同性蚀刻(诸如使用HF的湿法蚀刻)来在层间介电层180的层级处扩展第一层存储器开口149的横向尺寸。可以任选地加宽第一层存储器开口149的定位在层间介电层180的层级处的部分，以便为随后将穿过第二层交替堆叠形成(随后在形成第二层存储器开口之前形成)的第二层存储器开口提供更大的着落垫。

参见图5，可以在各种第一层开口(149,129)中形成牺牲第一层开口填充部分(148,128)。例如，可以在第一层开口(149,129)中的每个第一层开口中同时沉积牺牲第一层填充材料。牺牲第一层填充材料包括随后对于第一绝缘层132和第一牺牲材料层142的材料可以选择性地移除的材料。

在一个实施方案中，牺牲第一层填充材料可包括半导体材料，诸如硅(例如，a-Si或多晶硅)、硅锗合金、锗、III-V族化合物半导体材料或它们的组合。可选地，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氧化硅层或氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在另一个实施方案中，牺牲第一层填充材料可以包括氧化硅材料，该氧化硅材料具有比第一绝缘层132、第一绝缘帽盖层170和层间介电层180的材料更高的蚀刻速率。例如，牺牲第一层填充材料可以包括硼硅酸盐玻璃或者多孔或无孔有机硅酸盐玻璃，其具有比100:1稀释的氢氟酸中的致密TEOS氧化物(即，通过在化学气相沉积工艺中分解原硅酸四乙酯玻璃并且随后在退火工艺中致密化而形成的氧化硅材料)的蚀刻速率高至少100倍的蚀刻速率。在这种情况下，可以在沉积牺牲第一层填充材料之前使用薄的蚀刻停止衬垫(诸如厚度在1nm至3nm范围内的氮化硅层)。可以通过非保形沉积或保形沉积方法形成牺牲第一层填充材料。

在又一个实施方案中，牺牲第一层填充材料可包括随后可以通过灰化移除的非晶硅或含碳材料(诸如非晶碳或类金刚石碳)，或者随后对于第一交替堆叠(132,142)的材料可以选择性地移除的硅基聚合物。

可以从第一层交替堆叠(132,142)的最顶部层上方诸如从层间介电层180上方移除沉积的牺牲材料的各部分。例如，牺牲第一层填充材料可以使用平面化工艺凹陷到层间介电层180的顶表面。平面化工艺可包括凹陷蚀刻、化学机械平面化(CMP)或它们的组合。层间介电层180的顶表面可用作蚀刻停止层或平面化停止层。

牺牲第一层填充材料的剩余部分包括牺牲第一层开口填充部分(148,128)。具体地，第一层存储器开口149中的牺牲材料的每个剩余部分构成牺牲第一层存储器开口填充部分148。第一层支撑开口129中的牺牲材料的每个剩余部分构成牺牲第一层支撑开口填充部分128。各种牺牲第一层开口填充部分(148,128)可同时形成，即在同一组工艺期间形成，包括沉积工艺和平面化工艺，该沉积工艺沉积牺牲第一层填充材料，该平面化工艺从第一交替堆叠(132,142)上方(诸如从层间介电层180的顶表面上方)移除第一层沉积工艺。牺牲第一层开口填充部分(148,128)的顶表面可以与层间介电层180的顶表面共面。牺牲第一层开口填充部分(148,128)中的每一个可以或可以不包括其中的腔体。

参见图6，可以在第一层结构(132,142,170,148)上方形成第二层结构。第二层结构可包括绝缘层和间隔物材料层的附加交替堆叠，这些间隔物材料层可以是牺牲材料层。例如，随后可以在第一交替堆叠(132,142)的顶表面上形成材料层的第二交替堆叠(232,242)。第二交替堆叠(232,242)可包括交替的多个第三材料层和第四材料层。每个第三材料层可包括第三材料，并且每个第四材料层可包括不同于第三材料的第四材料。在一个实施方案中，第三材料可以与第一绝缘层132的第一材料相同，并且第四材料可以与第一牺牲材料层142的第二材料相同。

在一个实施方案中，第三材料层可以是第二绝缘层232，并且第四材料层可以是在每个竖直相邻的第二绝缘层232对之间提供竖直间距的第二间隔物材料层。在一个实施方案中，第三材料层和第四材料层可以分别是第二绝缘层232和第二牺牲材料层242。第二绝缘层232的第三材料可以是至少一种绝缘材料。第二牺牲材料层242的第四材料可以是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。第二牺牲材料层242可以包括绝缘材料、半导体材料或导电材料。随后可以用导电电极替换第二牺牲材料层242的第四材料，导电电极可以用作例如竖直NAND器件的控制栅电极。

在一个实施方案中，每个第二绝缘层232可以包括第二绝缘材料，并且每个第二牺牲材料层242可以包括第二牺牲材料。在这种情况下，第二交替堆叠(232,242)可以包括交替的多个第二绝缘层232和第二牺牲材料层242。可以例如通过化学气相沉积(CVD)来沉积第二绝缘层232的第三材料。可以形成第二牺牲材料层242的第四材料，例如，通过CVD或原子层沉积(ALD)。

第二绝缘层232的第三材料可以是至少一种绝缘材料。可以用于第二绝缘层232的绝缘材料可以是可以用于第一绝缘层132的任何材料。第二牺牲材料层242的第四材料是牺牲材料，其可以对于第二绝缘层232的第三材料选择性地被移除。可以用于第二牺牲材料层242的牺牲材料可以是可以用于第一牺牲材料层142的任何材料。在一个实施方案中，第二绝缘材料可以与第一绝缘材料相同，并且第二牺牲材料可以与第一牺牲材料相同。

第二绝缘层232和第二牺牲材料层242的厚度可以在20nm至50nm的范围内，但是对于每个第二绝缘层232和每个第二牺牲材料层242可以使用更小和更大的厚度。第二绝缘层232和第二牺牲材料层242对的重复次数可以在2至1,024的范围内，并且典型地在8至256的范围内，但是也可以使用更多的重复次数。在一个实施方案中，第二交替堆叠(232,242)中的每个第二牺牲材料层242可以具有均匀厚度，该均匀厚度在每个相应第二牺牲材料层242内基本上不变。

第二阶梯式区域中的第二阶梯式表面可以使用与用于形成第一阶梯式区域中的第一阶梯式表面的处理步骤相同的一组处理步骤而在楼梯区300中形成，其中对至少一个掩模层的图案进行了适当的调整。可以在楼梯区300中的第二阶梯式表面上方形成第二阶梯式介电材料部分265。

随后可以在第二交替堆叠(232,242)上方形成第二绝缘帽盖层270。第二绝缘帽盖层270包含与第二牺牲材料层242的材料不同的介电材料。在一个实施方案中，第二绝缘帽盖层270可包括氧化硅。在一个实施方案中，第一牺牲材料层和第二牺牲材料层(142,242)可包括氮化硅。

一般来讲，可以在源极半导体层10上方形成绝缘层(132,232)和间隔物材料层(诸如牺牲材料层(142,242))的至少一个交替堆叠，并且可以在至少一个交替堆叠(132,142,232,242)上的楼梯区上方形成至少一个阶梯式介电材料部分(165,265)。

任选地，可以穿过第二层交替堆叠(232,242)的上部部分中的层的子集形成漏极选择层级隔离结构72。由漏极选择层级隔离结构72切割的第二牺牲材料层242对应于随后形成漏极选择层级导电层的层级。漏极选择层级隔离结构72包含介电材料，诸如氧化硅。漏极选择层级隔离结构72可以沿第一水平方向hd1横向延伸，并且可以沿垂直于第一水平方向hd1的第二水平方向hd2横向间隔开。第二交替堆叠(232,242)、第二阶梯式介电材料部分265、第二绝缘帽盖层270和可选的漏极选择层级隔离结构72的组合共同构成第二层结构(232,242,265,270,72)。

参见图7A和图7B，可以穿过第二层结构(232,242,265,270,72)形成各种第二层开口(249,229)。可以在第二绝缘帽盖层270上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成穿过其的各种开口。开口的图案可以与各种第一层开口(149,129)的图案相同，该图案与牺牲第一层开口填充部分(148,128)相同。因此，可以使用用于图案化第一层开口(149,129)的光刻掩模来图案化光致抗蚀剂层。

可以通过第二各向异性蚀刻工艺转移光致抗蚀剂层中的开口的图案使其穿过第二层结构(232,242,265,270,72)，以同时(即，在第二各向异性蚀刻工艺期间)形成各种第二层开口(249,229)。各种第二层开口(249,229)可包括第二层存储器开口249和第二层支撑开口229。

第二层存储器开口249可以直接形成在牺牲第一层存储器开口填充部分148中的相应一个的顶表面上。第二层支撑开口229直接形成在牺牲第一层支撑开口填充部分128中的相应一个的顶表面上。另外，每个第二层支撑开口229可以形成为穿过第二阶梯式表面内的水平表面，这些第二阶梯式表面包括第二交替堆叠(232,242)与第二阶梯式介电材料部分265之间的面间表面。在图7B中以虚线示出第一层交替堆叠(132,142)和第二层交替堆叠(232,242)中的阶梯S的位置。

第二各向异性蚀刻工艺可以包括蚀刻步骤，其中第二层交替堆叠(232,242)的材料与第二阶梯式介电材料部分265的材料同时蚀刻。蚀刻步骤的化学性质可以交替以优化第二层交替堆叠(232,242)中的材料的蚀刻，同时提供与第二阶梯式介电材料部分265的材料相当的平均蚀刻速率。第二各向异性蚀刻工艺可使用例如一系列反应离子蚀刻工艺或单个反应蚀刻工艺(例如，CF

参见图8，可以使用蚀刻工艺移除牺牲第一层开口填充部分(148,128)的牺牲第一层填充材料，该蚀刻工艺对于第一绝缘层和第二绝缘层(132,232)、第一牺牲材料层和第二牺牲材料层(142,242)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)以及层间介电层180的材料选择性地蚀刻牺牲第一层填充材料。在第二层存储器开口249和从中移除牺牲第一层存储器开口填充部分148的体积的每个组合中形成存储器开口49(也称为层间存储器开口49)。在第二层支撑开口229和从其移除牺牲第一层支撑开口填充部分128的体积的每个组合中形成支撑开口19(也称为层间支撑开口19)。

图9A至图9D提供了在形成存储器开口填充结构期间存储器开口49的顺序剖面图。在存储器开口49和支撑开口19的每一个中发生相同的结构变化。

参见图9A，可以通过选择性半导体材料沉积工艺在每个存储器开口49的底部处和每个支撑开口19的底部处形成基座沟道部分11。具有第一导电类型的掺杂的掺杂半导体材料可以选择性地从源极半导体层10的物理地暴露的表面生长，而掺杂半导体材料从介电表面的生长在选择性半导体材料沉积工艺期间受到抑制。半导体前体气体、包括第一导电类型的掺杂剂原子的掺杂剂气体和蚀刻剂可以同时或交替地流入包括示例性结构的处理室中。每个基座沟道部分11的顶表面的周边可以接触第一绝缘层132的侧壁，该第一层绝缘层覆盖并接触最底部的第一牺牲材料层142。基座沟道部分11中的第一导电类型掺杂剂的原子浓度可以在1.0×1014/cm3至1.0×1018/cm3的范围内，但是也可以使用更小和更大的掺杂剂原子浓度。p-n结可在源极半导体层10与基座沟道部分11之间的每个界面处形成。

参见图9B，可以在存储器开口49中顺序地沉积包括阻挡介电层52、电荷存储层54、隧穿介电层56和半导体沟道材料层60L的层堆叠。阻挡介电层52可包括单个介电材料层或多个介电材料层的堆叠。在一个实施方案中，阻挡介电层可包括基本上由介电金属氧化物组成的介电金属氧化物层。如本文所用，介电金属氧化物是指包括至少一种金属元素和至少氧的介电材料。介电金属氧化物可以基本上由至少一种金属元素和氧组成，或可以基本上由至少一种金属元素、氧和至少一种非金属元素诸如氮组成。在一个实施方案中，阻挡介电层52可包括具有大于7.9的介电常数(即，具有大于氮化硅的介电常数的介电常数)的介电金属氧化物。介电金属氧化物层的厚度可以在1nm至20nm的范围内，但是也可以使用更小和更大的厚度。随后，介电金属氧化物层可以用作阻挡所存储的电荷泄漏到控制栅极电极介电材料部分。在一个实施方案中，阻挡介电层52包括氧化铝。另选地或除此之外，阻挡介电层52可以包括介电半导体化合物，诸如氧化硅、氮氧化硅、氮化硅或其组合。

随后，可形成电荷存储层54。在一个实施方案中，电荷存储层54可以是包括介电电荷捕获材料(例如其可以是氮化硅)的电荷捕获材料的连续层或图案化的分立部分。另选地，电荷存储层54可包括导电材料(诸如掺杂多晶硅或金属材料)的连续层或图案化的分立部分，该导电材料例如通过在横向凹陷部内形成为牺牲材料层(142,242)而被图案化成多个电隔离部分(例如，浮栅)。在一个实施方案中，电荷存储层54包括氮化硅层。在一个实施方案中，牺牲材料层(142,242)和绝缘层(132,232)可具有竖直重合的侧壁，并且电荷存储层54可以形成为单个连续层。另选地，牺牲材料层(142,242)可以相对于绝缘层(132,232)的侧壁横向地凹陷，并且可以使用沉积工艺和各向异性蚀刻工艺的组合来形成电荷存储层54作为竖直地间隔开的多个存储器材料部分。电荷存储层54的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。

隧穿介电层56包括介电材料，可以在合适电偏置条件下穿过该介电材料来执行电荷隧穿。可以通过热载流子注入或通过福勒-诺德海姆隧穿感应电荷转移来执行电荷隧穿，这取决于待形成的单体三维NAND串存储器器件的操作模式。隧穿介电层56可包括氧化硅、氮化硅、氮氧化硅、介电金属氧化物(诸如氧化铝和氧化铪)、介电金属氮氧化物、介电金属硅酸盐、其合金和/或其组合。在一个实施方案中，隧穿介电层56可包括第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，该堆叠通常被称为ONO堆叠。在一个实施方案中，隧穿介电层56可包括基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。隧穿介电层56的厚度可以在2nm至20nm的范围内，但是也可以使用更小和更大的厚度。阻挡介电层52、电荷存储层54和隧穿介电层56的堆叠构成存储存储位的存储器膜50。

半导体沟道材料层60L包括p掺杂半导体材料，诸如至少一种元素半导体材料、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料或本领域已知的其他半导体材料。在一个实施方案中，半导体沟道材料层60L可具有均匀的掺杂。在一个实施方案中，半导体沟道材料层60L具有p型掺杂，其中p型掺杂剂(诸如硼原子)以1.0×10

参见图9C，在每个存储器开口中的腔体49’未被半导体沟道材料层60L完全填充的情况下，可将介电芯层沉积在腔体49’中以填充每个存储器开口内的腔体49’的任何剩余部分。介电芯层包括介电材料，诸如氧化硅或有机硅酸盐玻璃。介电芯层可以通过保形沉积方法(诸如低压化学气相沉积(LPCVD))沉积，或通过自平面化沉积工艺(诸如旋涂)沉积。覆盖在第二绝缘帽盖层270上面的介电芯层的水平部分可以例如通过凹陷蚀刻移除。凹陷蚀刻继续，直到介电芯层的剩余部分的顶表面凹陷至第二绝缘帽盖层270的顶表面与第二绝缘帽盖层270的底表面之间的高度。介电芯层的每个剩余部分构成介电芯62。

参见图9D，可以在覆盖在介电芯62上面的腔体中沉积掺杂半导体材料。掺杂半导体材料具有与半导体沟道材料层60L的掺杂的导电类型相反的导电类型的掺杂。因此，掺杂半导体材料具有n型掺杂。可以通过平面化工艺诸如化学机械平面化(CMP)工艺移除覆盖在水平平面(其包括第二绝缘帽盖层270的顶表面)上面的沉积的掺杂半导体材料、半导体沟道材料层60L、隧穿介电层56、电荷存储层54和阻挡介电层52的各部分。

n掺杂半导体材料的每个剩余部分构成漏极区63。漏极区63的掺杂剂浓度可以在5.0×1019/cm3至2.0×1021/cm3的范围内，但是也可以使用更小和更大的掺杂剂浓度。掺杂半导体材料可以是例如掺杂的多晶硅。

半导体沟道层60L的每个剩余部分都构成竖直半导体沟道60，当包括竖直半导体沟道60的竖直NAND器件接通时，电流可以流过该竖直半导体沟道。隧穿介电层56被电荷存储层54包围，并且横向围绕竖直半导体沟道60。每组邻接的阻挡介电层52、电荷存储层54和隧穿介电层56共同构成存储器膜50，存储器膜可以宏观保留时间存储电荷。在一些实施方案中，在该步骤处在存储器膜50中可不存在阻挡介电层52，并且可以在形成背侧凹陷部之后随后形成阻挡介电层。如本文所用，宏观保留时间是指适于作为永久性存储器器件的存储器器件的操作的保留时间，诸如超过24小时的保留时间。

存储器开口49内的存储器膜50和竖直半导体沟道60(其为竖直半导体沟道)的每个组合构成存储器堆叠结构55。存储器堆叠结构55是竖直半导体沟道60、隧穿介电层56、包括电荷存储层54的各部分的多个存储器元件以及任选的阻挡介电层52的组合。存储器开口49内的存储器堆叠结构55、介电芯62和漏极区63的每个组合构成存储器开口填充结构58。源极半导体层10、第一层结构(132,142,170,165)、第二层结构(232,242,270,265,72)、层间介电层180和存储器开口填充结构58共同构成存储器层级组件。

参见图10，示出了在形成存储器开口填充结构58之后的示例性结构。在形成存储器开口填充结构58的同时在支撑开口19中形成支撑柱结构20。每个支撑柱结构20可以具有与存储器开口填充结构58相同的一组部件。

参见图11A和图11B，可以在第二层结构(232,242,270,265,72)上方形成第一接触层级介电层280。第一接触层级介电层280包括介电材料诸如氧化硅，并且可以通过保形或非保形沉积工艺形成。例如，第一接触层级介电层280可包括未掺杂硅酸盐玻璃，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第一接触级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以在存储器阵列区100的其中不存在存储器开口填充结构58的区域内形成分立的开口。可以执行各向异性蚀刻以形成竖直互连区腔体585，这些竖直互连区腔体具有延伸穿过第一接触级介电层280的基本上竖直的侧壁，第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)可以形成在光致抗蚀剂层中的开口的下方。源极侧介电材料层910的顶表面可以在每个竖直互连区腔体585的底部处物理地暴露。可例如通过灰化移除光致抗蚀剂层。

参考图12，可以通过保形沉积工艺(诸如低压化学气相沉积)或自平面化沉积工艺(诸如旋涂)在竖直互连区腔体585中沉积介电材料诸如氧化硅。可以通过平面化工艺从第一接触级介电层280的顶表面上方移除沉积的介电材料的多余部分。竖直互连区腔体585中的介电材料的剩余部分构成互连区介电填充材料部分584。

参考图13A和图13B，可以在第一接触层级介电层280上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成伸长开口，这些伸长开口沿第一水平方向hd1在存储器开口填充结构58的集群之间延伸。可以通过转移光致抗蚀剂层中的图案使其穿过第一接触层级介电层280、第二层结构(232,242,270,265,72)和第一层结构(132,142,170,165)并且进入过程中源极半导体层10中来形成背侧沟槽79。可以移除第一接触层级介电层280、第二层结构(232,242,270,265,72)、第一层结构(132,142,170,165)和源极半导体层10的在光致抗蚀剂层中的开口下面的部分以形成背侧沟槽79。在一个实施方案中，可以在存储器堆叠结构55的集群之间形成背侧沟槽79。存储器堆叠结构55的集群可以由背侧沟槽79沿第二水平方向hd2横向间隔开。虽然期望背侧沟槽79形成为具有完全直的侧壁，但背侧沟槽79通常由于各种效应而形成为局部宽度变化和非直表面，这些效应包括工艺参数的局部变化(诸如气流、压力、电场等的局部变化)以及由于示例性结构内的导电部件的局部布局变化引起的示例性结构内的电荷密度变化。

参见图14，牺牲材料层(142,242)可以对于绝缘层(132,232)、第一绝缘帽盖层和第二绝缘帽盖层(170,270)、第一接触层级介电层280以及源极半导体层10被选择性地移除。例如，可以例如使用各向同性蚀刻工艺，将相对于绝缘层(132,232)、第一绝缘帽盖层170和第二绝缘帽盖层270、阶梯式介电材料部分(165,265)的材料以及存储器膜50的最外层的材料，选择性地蚀刻牺牲材料层(142,242)的材料的蚀刻剂引入背侧沟槽79中。例如，牺牲材料层(142,242)可包括氮化硅，绝缘层(132,232)、第一和第二绝缘帽盖层(170,270)、阶梯式介电材料部分(165,265)和存储器膜50的最外层的材料可包括氧化硅材料。

各向同性蚀刻工艺可以是使用了湿蚀刻溶液的湿法蚀刻工艺，或者可以是其中蚀刻剂以气相引入背侧沟槽79中的气相(干)蚀刻工艺。例如，如果牺牲材料层(142,242)包含氮化硅，则蚀刻工艺可以是其中将示例性结构浸入包括磷酸的湿法蚀刻槽内的湿法蚀刻工艺，该湿法蚀刻工艺对于氧化硅、硅和本领域中使用的各种其他材料选择性地蚀刻氮化硅。

可在从其中移除牺牲材料层(142,242)的体积中形成背侧凹陷部(143,243)。背侧凹陷部(143,243)包括可形成在从中移除第一牺牲材料层142的体积中的第一背侧凹陷部143以及形成在从中移除第二牺牲材料层242的体积中的第二背侧凹陷部243。背侧凹陷部(143,243)中的每个背侧凹陷部可以是横向延伸腔体，其具有的横向尺寸大于腔体的竖直范围。换句话讲，背侧凹陷部(143,243)中的每个背侧凹陷部的横向尺寸可以大于相应的背侧凹陷部(143,243)的高度。可以在从其中移除牺牲材料层(142,242)的材料的体积中形成多个背侧凹陷部(143,243)。背侧凹陷部(143,243)中的每个背侧凹陷部可以基本上平行于载体衬底层909的顶表面延伸。背侧凹陷部(143,243)可以由下面的绝缘层(132,232)的顶表面和覆盖在上面的绝缘层(132,232)的底表面竖直地界定。在一个实施方案中，背侧凹陷部(143,243)中的每个背侧凹陷部可以整个具有均匀高度。

参见图15A和图15B，可执行氧化工艺以氧化基座沟道部分11的物理地暴露的部分。管状绝缘间隔物(未明确示出)可形成在每个基座沟道部分11周围。背侧阻挡介电层(未示出)可以可选地沉积在背侧凹陷部(143,243)和背侧沟槽79中以及第一接触层级介电层280上方。背侧阻挡介电层包含介电材料，诸如介电金属氧化物、氧化硅或它们的组合。例如，背侧阻挡介电层可包括氧化铝。可以通过诸如原子层沉积或化学气相沉积的保形沉积工艺来形成背侧阻挡介电层。背侧阻挡介电层的厚度可以在1nm至20nm诸如2nm至10nm的范围内，但是也可以使用更小和更大的厚度。

可以在多个背侧凹陷部(243,243)中、在背侧沟槽79的侧壁上以及在第一接触层级介电层280上方沉积至少一种导电材料。至少一种导电材料可以通过保形沉积方法来沉积，该保形沉积方法可以是例如化学气相沉积(CVD)、原子层沉积(ALD)、化学镀、电镀或它们的组合。至少一种导电材料可包括元素金属、至少两种元素金属的金属间合金、至少一种元素金属的导电氮化物、导电金属氧化物、导电掺杂半导体材料、导电金属半导体合金诸如金属硅化物、它们的合金，以及它们的组合或堆叠。

在一个实施方案中，至少一种导电材料可包括至少一种金属材料，即包括至少一种金属元素的导电材料。可以在背侧凹陷部(143,243)中沉积的非限制性示例性金属材料包括钨、氮化钨、钛、氮化钛、钽、氮化钽、钴和钌。例如，至少一种导电材料可包括导电金属氮化物衬垫，该导电金属氮化物衬垫包含导电金属氮化物材料诸如TiN、TaN、WN或它们的组合，以及导电填充材料诸如W、Co、Ru、Mo、Cu或它们的组合。在一个实施方案中，用于填充背侧凹陷部(143,243)的至少一种导电材料可以是氮化钛层和钨填充材料的组合。

可以通过沉积至少一种导电材料来在背侧凹陷部(143,243)中形成导电层(146,246)。可以在多个第一背侧凹陷部143中形成多个第一导电层146，可以在多个第二背侧凹陷部243中形成多个第二导电层246，并且可以在每个背侧沟槽79的侧壁上和第一接触级介电层280上方形成连续金属材料层(未示出)。第一导电层146和第二导电层246中的每一个可以包括相应的导电金属氮化物衬垫和相应的导电填充材料。因此，第一牺牲材料层和第二牺牲材料层(142,242)可以分别用第一导电层和第二导电层(146,246)替换。具体地，每个第一牺牲材料层142可以用背侧阻挡介电层的任选部分和第一导电层146替换，并且每个第二牺牲材料层242可以用背侧阻挡介电层的任选部分和第二导电层246替换。背侧腔体存在于每个背侧沟槽79的未填充有连续金属材料层的部分内。

可以从背侧沟槽79内部移除残余的导电材料。具体地，可以例如通过各向异性或各向同性蚀刻来从每个背侧沟槽79的侧壁以及从第一接触层级介电层280上方回蚀连续金属材料层的沉积的金属材料。第一背侧凹陷部中的沉积的金属材料的每个剩余部分构成第一导电层146。第二背侧凹陷部中的沉积的金属材料的每个剩余部分构成第二导电层246。第一导电材料层146和第二导电层的侧壁可以物理地暴露于相应的背侧沟槽79。背侧沟槽可具有一对弯曲侧壁，该对弯曲侧壁具有沿第一水平方向hd1的非周期性宽度变化和沿竖直方向的非线性宽度变化。

每个导电层(146,246)可以是其中包括开口的导电片。穿过每个导电层(146,246)的开口的第一子集可以填充有存储器开口填充结构58。穿过每个导电层(146,246)的开口的第二子集可以填充有支撑柱结构20。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何下面的导电层(146,246)更小的面积。由于第一阶梯式表面和第二阶梯式表面，每个导电层(146,246)可以具有比任何覆盖在上面的导电层(146,246)更大的面积。

在一些实施方案中，可以在第二导电层246的最顶部层级处设置漏极选择层级隔离结构72。定位在漏极选择层级隔离结构72的层级处的第二导电层246的子集构成漏极选择栅极电极。位于漏极选择栅极电极下方的导电层(146,246)的子集可以用作位于同一层级处的控制栅极和字线的组合。每个导电层(146,246)内的控制栅极电极是用于包括存储器堆叠结构55的竖直存储器器件的控制栅极电极。

存储器堆叠结构55中的每一个包括定位在导电层(146,246)的每个层级处的存储器元件的竖直堆叠。导电层(146,246)的子集可包括用于存储器元件的字线。存储器层级组件位于载体衬底层909上方。存储器层级组件包括至少一个交替堆叠(132,146,232,246)和竖直延伸穿过至少一个交替堆叠(132,146,232,246)的存储器堆叠结构55。

参见图16A至图16C所示，背侧沟槽填充结构76可形成在每个背侧沟槽79内。每个背侧沟槽填充结构76可以由至少一种介电填充材料诸如氧化硅、氮化硅和/或介电金属氧化物材料组成。另选地，背侧沟槽填充结构76可包括横向绝缘的源极接触通孔结构，该横向绝缘的源极接触通孔结构包括接触源极半导体层10的导电通孔结构和横向围绕导电通孔结构的介电间隔物。

参考图17A和图17B，可以在第一接触层级介电层280上方形成第二接触层级介电层282。第二接触层级介电层282包括介电材料诸如氧化硅，并且可以具有在100nm至600nm的范围内的厚度，但是也可以使用更小和更大的厚度。

可以在第二接触层级介电层282上方施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成各种接触通孔开口。例如，可以在存储器阵列区100中形成用于形成漏极接触通孔结构88的开口，并且可以在楼梯区300中形成用于形成楼梯区接触通孔结构86的开口。执行各向异性蚀刻工艺以转移光致抗蚀剂层中的图案使其穿过第二接触层级介电层和第一接触层级介电层(282,280)以及下面的介电材料部分。漏极区63和导电层(146,246)可以用作蚀刻停止结构。可以在每个漏极区63上方形成漏极接触通孔腔体，并且可以在第一阶梯式介电材料部分165和第二阶梯式介电材料部分265下面的阶梯式表面处在每个导电层(146,246)上方形成楼梯区接触通孔腔体。随后可例如通过灰化移除光致抗蚀剂层。

漏极接触通孔结构88形成在漏极接触通孔腔体中以及漏极区63中的相应一个的顶表面上。楼梯区接触通孔结构86形成在楼梯区接触通孔腔体中以及导电层(146,246)中的相应一个的顶表面上。楼梯区接触通孔结构86可以包括漏极选择层级接触通孔结构，这些漏极选择层级接触通孔结构接触用作漏极选择层级栅极电极的第二导电层246的子集。此外，楼梯区接触通孔结构86可包括字线接触通孔结构，这些字线接触通孔结构接触在漏极选择层级栅极电极下面的导电层(146,246)并且用作存储器堆叠结构55的字线。

可以穿过第二接触层级介电层和第一接触层级介电层(282,280)、第二阶梯式介电材料部分和第一阶梯式介电材料部分(265,165)以及源极侧介电材料层910到达通孔互连区400中的载体衬底层909的顶表面来形成可选的第一直通存储器层级通孔腔体。可以穿过互连区介电填充材料部分584和源极侧介电材料层910到达载体衬底层909的顶表面来形成可选的第二直通存储器层级通孔腔体。至少一种导电材料可以沉积在第一直通存储器层级通孔腔体中以及第二直通存储器层级通孔腔体中。可以从包括第二接触层级介电层282的顶表面的水平平面上方移除至少一种导电材料的多余部分。第一直通存储器层级通孔腔体中的至少一种导电材料的每个剩余部分构成可选的第一直通存储器层级通孔结构488。第二直通存储器层级通孔腔体中的至少一种导电材料的每个剩余部分构成可选的第二直通存储器层级通孔结构588。可选的第一直通存储器层级通孔结构488和第二直通存储器层级通孔结构588可以用于其中多于两个芯片(例如，多于两个管芯)接合在一起的实施方案，如将参考图23和图24所述。在另一个实施方案中，可以省略第一直通存储器层级通孔结构488和第二直通存储器层级通孔结构588，特别是如果仅两个芯片(例如，两个管芯)接合在一起。

可以在接触层级介电层(280,282)上方形成至少一个附加介电层，并且可以在至少一个附加介电层中形成附加金属互连结构(在本文称为较高层级金属互连结构)。例如，该至少一个附加介电层可包括在接触层级介电层(280,282)上方形成的线层级介电层290。该较高层级金属互连结构可包括第一线层级金属互连结构(98,96)。第一线层级金属互连结构(98,96)可包括：位线98，其接触漏极接触通孔结构88中的相应一者；以及互连线结构96，其接触和/或电连接到楼梯区接触通孔结构86和/或第一直通存储器层级通孔结构488和/或第二直通存储器层级通孔结构588中的至少一者。

在一个实施方案中，三维存储器器件包括单体三维NAND存储器器件，导电条带(146,246)包括或电连接到单体三维NAND存储器器件的相应字线，载体衬底908包括硅衬底，单体三维NAND存储器器件包括硅衬底上方的单体三维NAND串阵列，并且单体三维NAND串阵列的第一器件层级中的至少一个存储器单元位于单体三维NAND串阵列的第二器件层级中的另一个存储器单元上方。导电条带(146,246)包括多个控制栅极电极，该多个控制栅极电极具有基本上平行于载体衬底908的顶表面延伸的条带形状，该多个控制栅极电极至少包括定位在第一器件层级中的第一控制栅极电极和定位在第二器件层级中的第二控制栅极电极。单体三维NAND串阵列包括多个半导体沟道60，其中该多个半导体沟道60中的每个半导体沟道的至少一个端部部分基本上垂直于载体衬底908的顶表面延伸，并且该多个半导体沟道中的一个半导体沟道包括竖直半导体沟道60。单体三维NAND串阵列包括多个电荷存储元件(其包括存储器膜50的部分)，每个电荷存储元件定位成与该多个半导体沟道60中的相应一个相邻。

参见图19A和图19B，存储器管芯介电材料层960可以沉积在线层级介电层290上方。各种附加的存储器管芯金属互连结构980可以形成在存储器管芯介电材料层960中。一般来讲，在适当移位金属互连层级的情况下，各种金属互连结构(88,86,98,96,980)可以形成在第一接触层级介电层280、第二接触层级介电层282、线层级介电层290和存储器管芯介电材料层960的组合中。存储器管芯介电材料层960的厚度可以在300nm至3,000nm的范围内，但是也可以使用更小和更大的厚度。

垫腔体可以形成在附加的存储器管芯金属互连结构980的上部部分中，使得存储器管芯金属互连结构980中的相应一个在每个垫腔体的底部处暴露。在一个实施方案中，垫腔体可被布置成一维阵列或二维阵列，并且可具有相应的多边形、圆形、椭圆形或大致曲线形状。

导电材料可以沉积在垫腔体中以形成各种存储器管芯接合垫988。存储器管芯接合垫988可以包括：源极网络存储器管芯接合垫，其电连接到源极半导体层10；字线连接存储器管芯接合垫，其电连接到用作字线的导电层(146,246)中的相应一个导电层；以及位线连接存储器管芯接合垫，其电连接到位线98。该示例性结构包括存储器管芯900。

可提供多个存储器管芯900。存储器管芯900中的每一个可包括绝缘层(132,232)和字线的交替堆叠，该字线包括导电层(146,246)的子集。交替堆叠{(132,146)，(232,246)}具有阶梯式表面，其中导电层(146,246)的子集具有随着距包括存储器管芯接合垫988的存储器管芯900的接合表面的距离而增加的横向范围。存储器堆叠结构55竖直延伸穿过交替堆叠{(132,146)，(232,246)}。存储器堆叠结构55中的每一个包括相应的竖直半导体沟道60和位于导电层(146,246)的各层级处的相应组的竖直堆叠的存储器元件。每组竖直堆叠的存储器元件可包括位于导电层(146,246)的各层级处的电荷存储层54的部分。字线接触通孔结构(其是接触用作字线的导电层46的子集的阶梯区接触通孔结构86的子集)可以接触字线中的相应一个字线。字线接触通孔结构中的每个字线接触通孔结构从字线中的相应一个字线朝向存储器管芯900的接合表面竖直延伸。

存储器管芯900的多个实例可以设置有相同的设计或不同的设计。在提供存储器管芯900的多个实例的情况下，存储器管芯900的多个实例在本文中被称为第一存储器管芯(或第一管芯)、第二存储器管芯(或第二管芯)、第三存储器管芯(或第三管芯)等。第一存储器管芯中的三维存储器设备在本文中被称为第一三维存储器设备，第二存储器管芯中的三维存储器设备在本文中被称为第二三维存储器设备等。第一存储器管芯中的绝缘层(132,232)和导电层(146,246)的交替堆叠在本文中被称为第一管芯绝缘层和第一管芯导电层的第一管芯交替堆叠，第二存储器管芯中的绝缘层(132,232)和导电层(146,246)的交替堆叠在本文中被称为第二管芯绝缘层和第二管芯导电层的第二管芯交替堆叠，等等。第一存储器管芯中的存储器管芯介电材料层960在本文中被称为第一存储器管芯介电材料层，第二存储器管芯中的存储器管芯介电材料层960在本文中被称为第二存储器管芯介电材料层，等等。第一存储器管芯中的存储器管芯接合垫988在本文中被称为第一存储器管芯接合垫，第二存储器管芯中的存储器管芯接合垫988在本文中被称为第二存储器管芯接合垫，等等。在每个存储器管芯900内，存储器管芯接合垫988形成在存储器管芯介电材料层960中，并且位于交替堆叠{(132,146)，(232,246)}上和相应存储器管芯900的半导体衬底的相对侧上。存储器管芯接合垫988电连接到存储器管芯900中的三维存储器设备的节点。在一个实施方案中，存储器管芯接合垫988的区域可以在平面图中(即在沿着垂直于源极半导体层10和交替堆叠{(132,146)，(232,246)}之间的界面的方向的视图中)与第一直通存储器层级通孔结构488和第二直通存储器层级通孔结构588的区域重叠。

一般来讲，每个存储器管芯900包括至少一个三维存储器元件阵列、形成在存储器管芯介电材料层960内的存储器管芯金属互连结构980、以及存储器管芯接合垫988，该存储器管芯接合垫位于存储器管芯介电材料层960上或形成在存储器管芯介电材料层960内并且电连接到至少一个三维存储器元件阵列的相应节点。在一个实施方案中，至少一个三维存储器元件阵列中的每一个包括：绝缘层(132,232)和被配置为字线的导电层(146,246)的交替堆叠；存储器堆叠结构55，其包括存储器元件的相应竖直堆叠和相应竖直半导体沟道60；连接到竖直半导体沟道60的相应子集的第一端部的位线98；以及连接到竖直半导体沟道60的第二端部的源极线(其可以包括任选的金属板层6和源极半导体层10的组合)。

参见图20A和图20B，提供了支撑管芯700，其包括形成于支撑管芯衬底708上的各种半导体器件。支撑管芯衬底708包括支撑管芯半导体层706。支撑管芯半导体层706可包括至少一种元素半导体材料(例如，单晶硅晶圆或层)、至少一种III-V族化合物半导体材料、至少一种II-VI族化合物半导体材料、至少一种有机半导体材料，或本领域已知的其他半导体材料。

可在支撑管芯半导体层706的表面区中提供浅沟槽隔离结构720，以便为外围电路的半导体器件提供电隔离。各种半导体器件可包括场效应晶体管，该场效应晶体管包括相应的晶体管有源区742(即，源极区和漏极区)、沟道746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。例如，半导体器件可包括：用于电偏置存储器管芯900的字线的字线驱动器，该字线驱动器包括导电层(146,246)；以及源极电源场效应晶体管，该源极电源场效应晶体管生成要供应到存储器管芯900中的源极半导体层的电力

介电材料层形成在半导体器件上方，该介电材料层在本文中被称为支撑管芯介电层760。任选地，可形成介电衬垫762(诸如氮化硅衬垫)以向各种场效应晶体管施加机械应力和/或防止氢或杂质从支撑管芯介电层760扩散到半导体器件中。支撑管芯金属互连结构780形成在支撑管芯介电层760内。支撑管芯金属互连结构780可包括各种器件接触通孔结构782(例如，接触器件或栅极电极触点的相应源极和漏极节点的源极电极和漏极电极)、存储器管芯金属线结构784、存储器管芯金属通孔结构786，以及支撑管芯接合垫788。支撑管芯接合垫788可位于支撑管芯介电材料层上或形成在支撑管芯介电材料层内。支撑管芯接合垫788可电连接到支撑管芯700的至少一个外围电路740的相应节点。支撑管芯接合垫788被配置为与存储器管芯900的存储器管芯接合垫988配合，或者与随后要在存储器管芯900上形成的背侧接合垫配合，以在存储器管芯900和支撑管芯700之间提供导电路径。

在一个实施方案中，支撑管芯700的半导体器件可包括互补金属氧化物半导体(CMOS)器件。半导体器件包括用于至少一个存储器管芯900中的每个三维存储器阵列的操作的至少一个外围电路740，以及被配置为提供与存储器元件的任何三维阵列的操作无关的功能的功能模块790。例如，至少一个外围电路740可包括CMOS器件，并且被配置为生成用于设置在至少一个存储器管芯900中的至少一个三维存储器元件阵列的控制信号并从其接收感测信号。在一个实施方案中，至少一个外围电路740可包括多个外围电路740，该多个外围电路被配置为生成用于设置在单个存储器管芯900或多个存储器管芯900中的多个三维存储器元件阵列的控制信号并从其接收感测信号。

每个外围电路740可包括驱动存储器管芯900内的三维存储器阵列(包括导电层(146,246))的字线的字线驱动器；驱动存储器管芯900中的位线98的位线驱动器；对导电层(146,246)的地址进行解码的字线解码器电路；对位线98的地址进行解码的位线解码器电路；感测存储器管芯900中的存储器堆叠结构55内的存储器元件的状态的感测放大器电路；向存储器管芯900中的源极半导体层10提供电力的源极电源电路；数据缓冲器和/或锁存器；或可用于操作存储器管芯900中的存储器堆叠结构55的阵列的任何其他半导体电路。

一般来讲，用于驱动具有相应区域(其在本文中被称为存储器管芯区域)的存储器管芯900内的每个三维存储器元件阵列的外围电路740可使用显著小于存储器管芯区域的区域。外围电路740的区域可以在存储器管芯900的存储器管芯区域的10％至80％的范围内，诸如20％至60％，该存储器管芯包括由外围电路740控制的整组至少一个三维存储器元件阵列。因此，如果支撑管芯700具有与存储器管芯900相当的尺寸或相同的尺寸，则功能模块790可形成在未被支撑管芯700的至少一个外围电路740占据的区域中。

在一个实施方案中，支撑管芯700的功能模块790可包括系统级控制器模块，该系统级控制器模块被配置为控制不是存储器管芯的附加管芯的操作。在这种情况下，附加管芯不包括在包括支撑管芯700和至少一个存储器管芯900的接合组件中，并且可附接到包括支撑管芯700和至少一个存储器管芯900的接合组件所附接到的同一印刷电路板(PCB)。

除此之外或另选地，功能模块790可包括纠错码(ECC)模块，该ECC模块被配置为检测并校正存储器管芯900中的至少一个三维存储器元件阵列中的数据损坏，支撑管芯700随后可接合到该存储器管芯900。

除此之外或另选地，功能模块790可包括存储器模块，该存储器模块被配置为与位于接合组件外部的外部处理器模块进行交互，该接合组件包括支撑管芯700和至少一个存储器管芯900并且附接到与支撑管芯700相同的PCB。存储器模块可选自但不限于动态随机存取存储器模块、静态随机存取存储器模块、二维NAND存储器模块和存储级存储器(SCM)模块。

除此之外或另选地，功能模块790可包括选自微处理器单元模块和无线通信模块的模块，该微处理器单元模块包括中央处理单元和存储器管理单元，该无线通信模块被配置为生成或接收无线信号。

参见图21，示出了根据本公开的一个实施方案的第一示例性接合组件，该第一示例性接合组件可通过将第一存储器管芯900A(其为图19A和图19B所示的存储器管芯900的实例)的存储器管芯接合垫988接合到第一支撑管芯700A(其为图20A和图20B所示的支撑管芯700的实例)的支撑管芯接合垫788来形成。金属到金属接合可用于将第一存储器管芯900A接合到第一支撑管芯700A。

参考图22，可从支撑管芯衬底708的背侧减薄支撑管芯衬底708。磨削工艺、湿法蚀刻工艺、抛光工艺和/或干法蚀刻工艺可用于减薄支撑管芯衬底708。减薄后的支撑管芯衬底708的厚度可以在500nm至20微米的范围内，但是也可以使用更小和更大的厚度。

支撑管芯背侧绝缘层714可沉积在减薄的支撑管芯衬底708的背侧表面上。支撑管芯背侧绝缘层714包含介电材料诸如氧化硅，并且可以具有在30nm至1,000nm的范围内的厚度，但是也可以使用更小和更大的厚度。光致抗蚀剂层(未示出)可被施加在减薄的支撑管芯衬底708的背侧上方，并且被光刻图案化以在其中形成开口。光致抗蚀剂层中的开口可直接形成在支撑管芯金属互连结构780中的相应一个的上方。

可使用光致抗蚀剂层作为蚀刻掩模层来执行各向异性蚀刻工艺，以蚀刻通过减薄的支撑管芯衬底708到支撑管芯金属互连结构780中的相应一个的表面。直通衬底通孔腔体穿过支撑管芯背侧绝缘层714和减薄的支撑管芯衬底708形成。随后可例如通过灰化移除光致抗蚀剂层。绝缘衬垫层可沉积在直通衬底通孔腔体中并且沉积在支撑管芯背侧绝缘层714上方。可通过各向异性蚀刻工艺从支撑管芯背侧绝缘层714上方移除绝缘衬垫层的水平部分。绝缘衬垫层的每个剩余管状部分构成管状绝缘间隔物711。管状绝缘间隔物711包括介电材料诸如氧化硅，并且可在内侧壁和外侧壁之间具有在10nm至300nm范围内的横向厚度。可将至少一种导电材料诸如金属衬垫(例如，TiN)和金属填充材料(例如，W)的组合沉积在直通衬底通孔腔体的剩余体积中以形成直通衬底通孔结构712。

支撑管芯背侧接合垫716可以直接形成在直通衬底通孔结构712中的相应一个上。任选地，支撑管芯背侧接合垫716可具有前支撑管芯接合垫788的图案的镜像图案。直通衬底通孔结构712和支撑管芯背侧接合垫716的每个组合构成背侧接合结构(712,716)。背侧接合结构(712,716)中的每一个可包括：直通衬底通孔结构712，该直通衬底通孔结构延伸穿过第一支撑管芯700A的半导体衬底(包括支撑管芯衬底708)并且通过管状绝缘间隔物711与半导体衬底横向电绝缘；以及接触直通衬底通孔结构712的支撑管芯背侧接合垫716。

参见图23，可从第一示例性接合组件(700A，900A)移除载体衬底层909。磨削工艺、湿法蚀刻工艺、抛光工艺和/或干法蚀刻工艺可用于移除载体衬底层909。在例示性示例中，磨削工艺可移除载体衬底层909的主要部分，并且修整湿法蚀刻工艺可施加化学品，该化学品相对于源极侧介电材料层910的材料有选择性地移除载体衬底层909的材料。例如，如果载体衬底层909包括硅，则可使用使用KOH溶液的湿法蚀刻工艺来相对于源极侧介电材料层910的材料有选择性地移除载体衬底层909。

参考图1至图23的所有附图，根据本公开的一个实施方案，可形成包括第一存储器管芯900A和第一支撑管芯700A的接合组件。第一存储器管芯900A包括至少一个第一三维存储器元件阵列、形成在第一存储器管芯介电材料层960内的第一存储器管芯金属互连结构980、以及第一存储器管芯接合垫988，该第一存储器管芯接合垫位于第一存储器管芯介电材料层960上或形成在第一存储器管芯介电材料层960内并且电连接到至少一个第一三维存储器元件阵列的相应节点。该第一支撑管芯700A包括：至少一个第一外围电路740，该至少一个第一外围电路包括互补金属氧化物半导体(CMOS)器件并且被配置为生成用于该至少一个第一三维存储器元件阵列的控制信号并从其接收感测信号；和第一功能模块790，该第一功能模块被配置为提供与至少一个第一三维存储器元件阵列的操作无关的功能。第一支撑管芯700A包括：第一支撑管芯接合垫788，该第一支撑管芯接合垫位于第一支撑管芯介电材料层760上或形成在第一支撑管芯介电材料层760内，电连接到至少一个第一外围电路740的相应节点，并且接合到第一存储器管芯接合垫988。

在一个实施方案中，支撑管芯背侧接合垫716的至少一个子集可以是可通过焊球和/或接合线接合到印刷电路板的外部接合垫。在一个实施方案中，第一支撑管芯700A包括第一外部接合垫，该第一外部接合垫包括支撑管芯背侧接合垫716的子集。第一外部接合垫的第一子集可电连接到第一支撑管芯700A中的至少一个第一外围电路740的相应节点，并且第一外部接合垫的第二子集可电连接到第一支撑管芯700A中的第一功能模块790的器件的相应节点。

在一个实施方案中，第一直通衬底通孔结构712可延伸穿过第一支撑管芯700A的衬底，并且可提供第一外部接合垫与至少一个第一外围电路740的节点之间的电连接。并且第二直通衬底通孔结构712可延伸穿过第一支撑管芯700A的衬底，并且可提供第二外部接合垫与第一功能模块790的器件的节点之间的电连接。

参见图24，在可选实施方案中，可将多于三个的芯片(例如，多于三个的管芯)接合在一起。存储器管芯背侧介电层660可任选地沉积在源极侧介电材料层910上。存储器管芯背侧通孔结构684和背侧存储器管芯接合垫688可穿过可选的存储器管芯背侧介电层660和源极侧介电材料层910形成。背侧存储器管芯接合垫688的第一子集可电连接到第一存储器管芯900A的至少一个三维存储器元件阵列的相应节点。背侧存储器管芯接合垫688的第二子集可与第一存储器管芯900A的至少一个三维存储器元件阵列电隔离，并且可连接到第一支撑管芯700A的功能模块790的相应节点。在一个实施方案中，背侧存储器管芯接合垫688的图案可以是背侧支撑管芯接合垫716的图案(当朝向第一存储器管芯900A和第一支撑管芯700A之间的界面观察时)的镜像图案(当朝向第一存储器管芯900A和第一支撑管芯700A之间的界面观察时)。

可使用用于提供第一存储器管芯900A和第一支撑管芯700B的接合组件的相同方法来提供第二存储器管芯900B和第二支撑管芯700B的接合组件。第二存储器管芯900B和第二支撑管芯700B的接合组件可接合到第一存储器管芯900A和第一支撑管芯700A的接合组件。例如，第二支撑管芯700B的背侧支撑管芯接合垫716可以接合到第一存储器管芯900A的背侧存储器管芯接合垫688，或者第一支撑管芯700A的背侧支撑管芯接合垫716可以接合到第二存储器管芯900B的背侧存储器管芯接合垫688。

在第二存储器管芯900B和第二支撑管芯700B接合到第一存储器管芯900A和第一支撑管芯700A的组件的情况下。除了第一存储器管芯900A和第一支撑管芯700A之外，接合组件还可包括第二存储器管芯900B和第二支撑管芯700B。第二存储器管芯900B可包括至少一个第二三维存储器元件阵列、形成在第二存储器管芯介电材料层960内的第二存储器管芯金属互连结构980、以及第二存储器管芯接合垫988，该第二存储器管芯接合垫位于第二存储器管芯介电材料层960上或形成在第二存储器管芯介电材料层960内并且电连接到至少一个第二三维存储器元件阵列的相应节点。第二支撑管芯700B包括：至少一个第二外围电路740，该至少一个第二外围电路包括互补金属氧化物半导体(CMOS)器件并且被配置为生成用于该至少一个第二三维存储器元件阵列的控制信号并从其接收感测信号；和第二功能模块790，该第二功能模块被配置为提供与至少一个第二三维存储器元件的操作无关的功能。第一支撑管芯700A中的第一功能模块790和第二支撑管芯700B中的第二功能模块790中的每一者可独立地选自上述各种功能模块。

在一个实施方案中，功能模块790还可包括互补金属氧化物半导体(CMOS)器件。

在一个实施方案中，第二支撑管芯700B可以包括：第二支撑管芯接合垫788，该第二支撑管芯接合垫位于第二支撑管芯介电材料层760上或形成在第二支撑管芯介电材料层760中，电连接到至少一个第二外围电路740的相应节点，并且接合到第二存储器管芯900B的第二存储器管芯接合垫988；以及支撑管芯背侧接合垫716，该支撑管芯背侧接合垫位于第二支撑管芯接合垫788的相对侧上并且接合到第一存储器管芯900A的背侧存储器管芯接合垫688。在一个实施方案中，第二支撑管芯700B的第二功能模块790可被配置为提供与第一支撑管芯700A的第一功能模块790不同类型的功能。

参考图25，至少一个附加存储器管芯(诸如第三存储器管芯900C)和至少一个附加支撑管芯(诸如第三支撑管芯700C)可任选地接合到包括第一存储器管芯900A、第一支撑管芯700A、第二存储器管芯900B和第二支撑管芯700B的接合组件。

参见图26，可通过附接至少一个系统功能管芯(500A，500B)来进一步修改图25的第一示例性接合组件。该至少一个系统功能管芯(500A，500B)可包括单个系统功能管芯或多个系统功能管芯。例如，至少一个系统功能管芯(500A，500B)可包括第一系统功能管芯500A和第二系统功能管芯500B。

每个系统功能管芯(500A，500B)可直接接合到第一存储器管芯900A和第一支撑管芯700A或通过至少一个附加存储器管芯(诸如第二存储器管芯900B)和至少一个支撑管芯(诸如第二支撑管芯700B)的堆叠间接接合到第一存储器管芯900A和第一支撑管芯700A。每个系统功能管芯(500A，500B)可包括提供与第一功能模块790或第二功能模块790不同的功能的附加CMOS器件。

每个系统功能管芯(500A，500B)可包括接合到存储器管芯背侧接合垫688或支撑管芯背侧接合垫716的系统功能管芯接合垫588，并且可包括接合到另一个系统功能管芯(500A，500B)的系统功能管芯接合垫588或者可用作外部接合垫的背侧系统功能管芯接合垫516。每个系统功能管芯(500A，500B)可包括连接到系统功能管芯接合垫588中的相应一个的第一侧金属互连结构580，以及可连接到背侧系统功能管芯接合垫516中的相应一个的第二侧金属互连结构512。焊球798可接合到背侧系统功能管芯接合垫516或第二侧金属互连结构512。

参见图27，示出了根据本公开的一个实施方案的第二示例性接合组件，可通过横向偏移存储器管芯900和支撑管芯700的每个接合对的边缘而从图24、图25或图26的第一示例性接合组件得出该第二示例性接合组件。如果使用多于两对的存储器管芯900和支撑管芯700，则存储器管芯900和支撑管芯700的接合对的边缘可以逐步横向偏移，以物理地暴露至少一个背侧支撑管芯接合垫716或至少一个背侧存储器管芯接合垫688。

在一个实施方案中，第二支撑管芯700B的边缘可以相对于第一支撑管芯700A的边缘横向偏移，第一支撑管芯700A可以包括位于第一存储器管芯接合垫988的相对侧上的第一外部接合垫(其可以是第一支撑管芯700A的背侧支撑管芯接合垫716的子集)，并且第二支撑管芯700B可以包括位于第二存储器管芯接合垫988的相对侧上的第二外部接合垫(其可以是第二支撑管芯700B的背侧支撑管芯接合垫716的子集)，该第二外部接合垫不与第一存储器管芯900A或第一支撑管芯700A接触并且不被第一存储器管芯900A或第一支撑管芯700A覆盖。焊球798可附接到物理地暴露的接合垫(诸如从背侧支撑管芯接合垫716中选择的物理地暴露的接合垫)中的至少一个。至少一个管芯间连接接合线799可用于电连接位于第一支撑管芯700A上的第一外部接合垫中的一个和位于第二支撑管芯700B上的第二外部接合垫中的一个的相应对。

本公开的实施方案的各种结构可用于利用每个支撑管芯700的未用于形成存储器管芯900的外围电路740的区域，并且向包括至少一个存储器管芯900和至少一个支撑管芯700的接合组件提供除三维存储器元件阵列的功能之外的附加功能。各种实施方案可提供接合到包含具有集成系统级功能的功能模块的支撑管芯的存储器管芯，这改善了系统形状因数、改善了速度(例如，由于同一支撑管芯上的外围设备和系统级部件之间的金属连接较短)以及降低了操作功率(例如，由于外围设备和系统级部件位于同一支撑管芯上)，因为系统不需要外围设备和系统级部件之间的信号通过支持单独系统和存储器管芯或芯片的印刷电路板传输。在一些实施方案中，具有相同系统级功能模块的功能模块可被集成到每个支撑管芯中。在其他实施方案中，具有不同系统级功能模块的功能模块可集成到每个支撑管芯中。系统级功能模块可用作一个系统级功能或多个系统级功能。在其他实施方案中，可将具有系统级功能的功能模块集成到每个支撑管芯中，并且还可将具有系统级功能的功能模块与封装在一起的系统级功能管芯集成以改善系统性能。

尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由…组成”或词语“由…组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。