集成芯片

技术领域

本发明实施例涉及一种集成芯片，特别涉及一种具有侧壁间隔物结构以提高铁电式存储器装置的切换性能的集成芯片。

背景技术

许多现代电子装置包括非易失性存储器。非易失性存储器为能在无电源的情况下存储数据的电子存储器。对下一代非易失性存储器而言，有希望的候选者为铁电式随机存取存储器(ferroelectric random-access memory,FeRAM)。FeRAM具有相对简单的结构，并且与互补式金属氧化物半导体(complementary metal–oxide–semiconductor,CMOS)逻辑制造工艺兼容。

发明内容

本发明实施例提供一种集成芯片，包括：一对源极/漏极区，设置于基板中；栅极介电层，设置于基板上方并横向设置于该对源极/漏极区之间；及铁电结构，位于栅极介电层上方，其中铁电结构包括铁电层及侧壁间隔物结构，其中侧壁间隔物结构连续横向地包绕铁电层，且其中铁电层包括第一金属氧化物，且侧壁间隔物结构包括不同于第一金属氧化物的第二金属氧化物。

本发明实施例提供一种集成芯片，包括：半导体装置，设置于基板上；第一层间介电质(inter-level dielectric,ILD)结构，位于半导体装置及基板上方；及偏振切换结构，位于第一ILD结构上方并电性耦合至半导体装置，其中偏振切换结构包括铁电结构，其设置于第一导电结构及第二导电结构之间，其中铁电结构包括铁电层及侧壁间隔物结构，其中侧壁间隔物结构横向包围铁电层，且其中铁电层的介电常数大于侧壁间隔物结构的介电常数。

本发明实施例提供一种铁电式存储器装置的形成方法，包括：形成第一导电结构于基板上方；形成介电结构于基板上方，使得介电结构包括定义开口的侧壁，开口露出第一导电结构的上表面；沿着第一导电结构的上表面选择性沉积自组装单层(self-assembledmonolayer,SAM)；沿着介电结构的侧壁及介电结构的上表面，选择性沉积侧壁间隔物层，其中SAM被配置用以阻止侧壁间隔物层沿着SAM的上表面沉积；进行移除工艺，以从第一导电结构的上表面移除SAM；沉积铁电膜于第一导电结构及侧壁间隔物层上方；对铁电膜及侧壁间隔物层进行平坦化工艺，从而分别形成铁电层及侧壁间隔物结构；及形成第二导电结构于铁电层及侧壁间隔物结构上方。

附图说明

本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。

图1示出具有铁电式存储器装置的集成芯片的一些实施例的剖面图，上述铁电式存储器装置具有横向围绕铁电层的侧壁间隔物结构。

图2是根据线A-A'，示出图1的集成芯片的一些替代实施例的俯视图。

图3、图4、图5A、图5B及图6A至图6D示出图1的集成芯片的一些替代实施例的剖面图。

图7A及图7B示出具有铁电式存储器装置的集成芯片的一些实施例的剖面图，上述铁电式存储器装置具有横向围绕铁电层的侧壁间隔物结构。

图8、图9、图10A、图10B、图11至图13、图14A、图14B、图15至图16示出第一方法的一些实施例的一系列各种视图，上述第一方法用于形成具有铁电式存储器装置的集成芯片，上述铁电式存储器装置具有横向包围铁电层的侧壁间隔物结构。

图17至图22示出第二方法的一些实施例的一系列各种视图，上述第二方法用于形成具有铁电式存储器装置的集成芯片，上述铁电式存储器装置具有横向包围铁电层的侧壁间隔物结构。

图23示出用于形成集成芯片的方法的一些实施例的流程图，上述集成芯片包括前段产线铁电式存储器装置，上述装置具有在铁电层周围横向设置的侧壁间隔物结构。

图24示出用于形成集成芯片的方法的一些实施例的流程图，上述集成芯片包括后段产线铁电式存储器装置，上述装置具有在铁电层周围横向设置的侧壁间隔物结构。

附图标记说明：

100：集成芯片

102：基板

104：隔离结构

106a：第一源极/漏极区

106b：第二源极/漏极区

108：栅极介电层

110：栅极电极

112：第一导电结构

112us：第一导电结构的上表面

113：铁电结构

114：铁电式存储器装置

116：铁电层

116m：铁电层的中间区

117：侧壁间隔物结构

117ls：侧壁间隔物结构的下表面

118：第二导电结构

120：装置栅极堆叠

122：层间介电结构

124：导电接触件

200：俯视图

300：集成芯片

400：集成芯片

500：集成芯片

502：导线

502bl：位元线

502wl：字线

502sl：源极线

504：导电导孔

600：集成芯片

700：集成芯片

701：半导体装置

702：下部层间介电结构

703：上部铁电式存储器装置

704：中间层间介电结构

706：上部层间介电结构

800：剖面图

900：剖面图

902：介电结构

904：开口

1000：剖面图

1002：自组装单层

1002us：自组装单层的上表面

1004：头部基团

1006：分子链

1008：末端基团

1100：剖面图

1102：侧壁间隔物层

1200：剖面图

1300：剖面图

1302：铁电膜

1500：剖面图

1600：剖面图

1700：剖面图

1702：栅极介电膜

1704：栅极电极层

1706：存储器膜层堆叠

1708：第一导电层

1710：铁电膜

1712：第二导电层

1800：剖面图

1900：剖面图

1902：侧壁间隔物层

2000：剖面图

2100：剖面图

2102：顶电极

2200：剖面图

2300：流程图

2302、2304a、2304b、2304c、2304d、2304e、2304f、2306a、2306b、2306c、2306d、2306e、2308、2310：动作

2400：流程图

2402、2404、2406、2408、2410：动作

t1：第一厚度

t2：厚度

w1：第一宽度

w2：第二宽度

A-A’：线

B-B’：线

具体实施方式

以下内容提供了许多不同的实施例或范例，以进行本发明实施例的不同部件。以下描述组件及配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可包含第一部件及第二部件以直接接触的方式形成的实施例，并且可包含在第一部件及第二部件之间形成额外的部件，使得第一部件及第二部件可不直接接触的实施例。此外，本发明实施例可在各种范例中重复参见数值及/或字母。如此重复是为了简化及清楚的目的，其本身并非用于指定所讨论的各种实施例及/或配置之间的关系。

再者，此处可能使用空间相对用语，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」等类似的用语，以便描述附图中一元件或部件与另一(些)元件或部件之间的关系。空间相对用语除了包含图示示出的方位外，也意图包含使用中或操作中的装置的不同方位。当装置被旋转至不同方位时(旋转90度或其他方位)，此处所使用的空间相对描述也将同样地依旋转后的方位来解释。

一些铁电式存储器(例如，铁电式随机存取存储器(ferroelectric random-access memory,FeRAM))包括铁电式存储器单元。铁电式存储器单元包括设置在第一电极及第二电极之间的铁电结构。在其他实施例中，铁电结构可设置在栅极电极及半导体基板(例如，铁电式场效晶体管(ferroelectric field-effect transistor,FeFET))之间。铁电结构被配置用以在第一极化状态以及第二极化状态之间切换，上述第一极化状态(例如，负残余(remnant)(-Pr)极化状态)对应于二进位值的“1”，上述第二极化状态(例如，正残余(+Pr))对应于二进位值的“0”，反之亦然。

铁电结构包括分布在整个铁电结构的铁电材料(例如，氧化铪)中的多个铁电域(ferroelectric domains)。在铁电式存储器单元的操作期间，在第一电极及第二电极之间施加编程电压(program voltage)或抹除电压(erase voltage)，以将铁电结构分别切换至第一极化状态或第二极化状态。当施加编程电压或抹除电压时，各个铁电域的极化可以相同的方式定向。当多个铁电域被设定为相同的极化状态，铁电结构将具有对应于多个铁电域的整体极性的极化状态。

在包括多个铁电式存储器单元的存储器阵列中，编程电压及抹除电压在邻近的铁电式存储器单元之间可能有偏差，从而导致整个存储器阵列的不均匀度。编程电压及抹除电压的偏差可能是例如由于各铁电结构的铁电域的切换速度的差异。再者，铁电域的切换速度的差异还可能导致对于各铁电结构而言较小的切换宽裕度(即编程电压与抹除电压之间的差异)，从而导致难以可靠地读取各铁电式存储器单元的数据状态。一种提高此切换速度的方法是在切换过程中促进铁电域的成核(nucleation)。在一些实施例中，已经观察到的是将例如铝纳米团簇嵌入于铁电材料中，能提高铁电式存储器单元的切换性能，从而提高整个存储器阵列的编程电压及抹除电压的均匀度。这是因为铝纳米团簇在编程电压或抹除电压存在的情况下可协助铁电域的成核，从而提高整个铁电结构的铁电域的切换速度。然而，铝纳米团簇通常放置于铁电结构的中间区域中，从而导致整个铁电结构的斜方晶相(orthorhombic phase)损失。这是因为铝纳米团簇可当作形成斜方晶相的铁电结构的抑制剂，其中斜方晶相确保铁电结构具有铁电特性，使得其可在第一极化状态及第二极化状态之间切换。因此，放置于铁电结构中间区域中的铝纳米团簇降低了铁电式存储器单元的切换速度及整体性能，从而降低了存储器阵列的性能。

因此，本公开的各种实施例涉及具有铁电结构的铁电式存储器单元，上述铁电结构具有横向包围铁电层的侧壁间隔物结构。在一些实施例中，铁电式存储器装置包括第一电极、第二电极以及设置于第一电极及第二电极之间的铁电结构。铁电结构包括铁电层及横向包围铁电层的侧壁间隔物结构。侧壁间隔物结构包括被配置用以增强铁电层内铁电域的成核的材料(例如，氧化铝)，从而提高铁电结构的切换性能。再者，通过将侧壁间隔物结构沿着铁电层的侧壁设置(即从铁电层的中间区域横向偏移)，可减轻斜方晶相的损失。因此，侧壁间隔物结构可提高铁电域的切换速度，同时减轻斜方晶相的损失，从而增加铁电式存储器单元的切换宽裕度及/或整体性能。再者，在包括多个铁电式存储器单元的存储器阵列中，侧壁间隔物结构降低了邻近的铁电式存储器单元之间编程电压及抹除电压的偏差，从而提高了存储器阵列的性能。

图1示出集成芯片100的一些实施例的剖面图，上述集成芯片包括具有铁电结构113的铁电式存储器装置114，其中铁电结构113包括铁电层116及侧壁间隔物结构117。在一些实施例中，铁电式存储器装置114可为随机存取存储器(random-access memory,RAM)装置(例如，铁电式随机存取存储器(ferroelectric random-access memory,FeRAM)装置)的一部分及/或可以鳍片式的设计(例如，finFET式的设计)来实现。再者，铁电式存储器装置114可被称作前段产线铁电式存储器装置。

集成芯片100，包括位于基板102上方的层间介电质(inter-level dielectric,ILD)结构122。隔离结构104设置于基板102中。一对源极/漏极区106a-b设置于基板102中并且被隔开。装置栅极堆叠120位于基板102上方并且将源极/漏极区106a-b间隔开。多个导电接触件124设置于ILD结构122中。导电接触件124延伸穿过ILD结构122，以分别接触源极/漏极区106a-b以及装置栅极堆叠120。

在一些实施例中，装置栅极堆叠120包括沿着基板102设置的栅极介电层108。栅极电极110位于栅极介电层108上方。铁电式存储器装置114位于栅极电极110的上方。此外，在一些实施例中，铁电式存储器装置114包括第一导电结构112、第二导电结构118以及设置于第一及第二导电结构112、118之间的铁电结构113。在一些实施例中，铁电式存储器装置114可被称作极化切换结构。再者，铁电式存储器装置114被配置用以存储一些存储器数据。举例而言，铁电式存储器装置114可在第一极化状态以及第二极化状态之间切换，上述第一极化状态(例如，负残余(-Pr)极化状态)对应于二进位值的“1”，上述第二极化状态(例如，正残余(+Pr))对应于二进位值的“0”，反之亦然。在一些实施例中，将正电压脉冲施加至第二导电结构118以切换至第一极化状态，且将负电压脉冲施加至第二导电结构118以切换至第二极化状态，反之亦然。在各种实施例中，正电压脉冲可被称作编程电压，而负电压脉冲可被称作抹除电压，反之亦然。在一些实施例中，第一导电结构112及第二导电结构118可分别为或包括例如下列材料：钨、钌、氮化钛、氮化钽、另一种合适的导电材料或前述的任意组合。

在进一步的实施例中，铁电层116可为或包括例如下列材料：金属氧化物(例如，氧化铪(hafnium oxide,Hf

通过包括具有切换增强元件(例如，铝)的金属氧化物(例如，氧化铝)的侧壁间隔物结构117，因此可在施加编程电压或抹除电压时协助铁电域成核。这可提高整个铁电层116的铁电域的切换速度，从而提高铁电式存储器装置114的切换性能。举例而言，提高的切换性能可包括增加铁电式存储器装置114的切换宽裕度(即，编程电压及抹除电压之间的偏差)，从而提高读取铁电式存储器装置114的可靠度。再者，铁电式存储器装置114可设置于存储器阵列(未示出)中，上述存储器阵列包括单个铁电式存储器装置114的多个行及列。通过协助铁电层116中的铁电域成核的侧壁间隔物结构117，减小了存储器阵列内邻近铁电式存储器单元之间编程电压及抹除电压的偏差，从而提高了存储器阵列的性能。

此外，因为侧壁间隔物结构117沿着铁电层116的侧壁设置，所以可减轻整个铁电层116的斜方晶相的损失，从而进一步提高铁电式存储器装置114的切换性能。举例而言，这是因为切换增强元件(例如，铝)从铁电层116的中间区域116m横向偏移。

在一些实施例中，栅极介电层108可为或包括例如下列材料：氧化物(例如，二氧化硅)、高k介电材料(例如，HfO

在一些实施例中，横向设置于侧壁间隔物结构117相对的侧壁之间的铁电层116具有第一宽度w1，且侧壁间隔物结构117具有小于第一宽度w1的第二宽度w2。在一些实施例中，第一宽度w1介于约20至150纳米(nanometers,nm)或另一合适的值的范围内。在进一步的实施例中，第二宽度w2介于约0.2埃至100埃或另一合适的值的范围内。在更进一步的实施例中，第一宽度w1及第二宽度w2之间的比例(即w1：w2)介于约5：1至30：1或另一合适的值的范围内。在一些实施例中，如果第一宽度w1大于约150nm且/或第二宽度w2大于约100埃，则可减少可设置于基板102上方的铁电式存储器装置114的数量。在进一步的实施例中，如果第一宽度w1小于约20nm且/或第二宽度w2小于约0.2埃，则铁电式存储器装置114的可靠度及/或耐久性会降低。

将铁电层116的第一厚度t1定义为在侧壁间隔物结构117的下表面117ls以及第一导电结构112的上表面112us之间。在一些实施例中，第一厚度t1介于约1至10毫米(millimeters,mm)范围内、小于约10毫米或其他合适的厚度值。在进一步的实施例中，如果第一厚度t1实质上是厚的(例如，大于约10mm)，则铁电层116的最小厚度将增加，以确保侧壁间隔物结构117可协助铁电层116内的铁电域成核。这可能部分地需要对整个铁电层116施加更大的电压值以在铁电层116内诱发切换，从而增加功耗并降低铁电式存储器装置114的整体性能。

图2是沿线A-A'截取，示出图1集成芯片100的一些替代实施例的俯视图200。

如图2的俯视图200所示，侧壁间隔物结构117连续横向包绕铁电层116。在一些实施例中，从上方观察时，铁电层116可例如为矩形、正方形、圆形或其他合适的形状。

图3是根据图1集成芯片100的一些替代实施例，示出集成芯片300的一些实施例的剖面图，其中侧壁间隔物结构117从第一导电结构112的顶表面连续延伸至第二导电结构118的底表面。

图4是根据图3集成芯片300的一些替代实施例，示出集成芯片400的一些实施例的剖面图，其中侧壁间隔物结构117分别横向包围铁电层116、第一导电结构112及第二导电结构118。因此，侧壁间隔物结构117的底表面可对准第一导电结构112的底表面，且侧壁间隔物结构117的顶表面可对准第二导电结构118的顶表面。

在进一步的实施例中，图2的俯视图200可代表沿着图3的线A-A'截取的集成芯片300的一些替代实施例，或代表沿着图4的线A-A'截取的集成芯片400的一些替代实施例。因此，在各种实施例中，侧壁间隔物结构117围绕铁电层116的外周连续横向地延伸。

图5A是根据图1集成芯片100的一些替代实施例，示出集成芯片500的一些实施例的剖面图。

如图5A所示，多个导线502(例如，金属线)及多个导电导孔504的(例如，金属导孔)设置于ILD结构122中。多个导线502、多个导电导孔504以及多个导电接触件124以预定的方式电性耦合在一起，并且被配置用以在设置于整个集成芯片500中的各种装置之间提供电性连接。在一些实施例中，多个导线502及多个导电导孔504可为或包括例如下列材料：铜、铝、氮化钛、氮化钽、钌、钨、另一种导电材料或前述的任意组合。在进一步的实施例中，导电接触件124可为或包括例如下列材料：钨、铜、铝、钌、另一种导电材料或前述的任意组合。可理解的是，在ILD结构122中，任何数量的导线502及/或导电导孔504可交替地彼此堆叠。在更进一步的实施例中，多个导电接触件124、多个导线502、多个导电导孔504及ILD结构122可被称作内连线结构。

多个导线502中的第一个被表示为502wl，并且可被称作字线。在一些实施例中，字线502w1可经由内连线结构及第二导电结构118电性耦合至铁电结构113。多个导线502中的第二个被表示为502bl，并且可被称作位元线。在进一步的实施例中，位元线502b1可经由内连线结构电性耦合至源极/漏极区106a-b的第一源极/漏极区106a。多个导线502中的第三个被表示为502s1，并且可被称作源极线。在更进一步的实施例中，源极线502sl可经由内连线结构电性耦合至源极/漏极区106a-b的第二源极/漏极区106b。

在一些实施例中，通过提供合适的偏压条件(例如，正电压脉冲、负电压脉冲等)到字线502wl、位元线502bl及/或源极线502sl，铁电结构113可在两个数据状态之间切换。在一些实施例中，铁电式存储器装置114、栅极电极110、栅极介电层108及源极/漏极区106a-b可被配置为金属-铁电-金属绝缘体-半导体场效晶体管(metal-ferroelectric-metal-insulator-semiconductor field-effect transistor,MFMIS-FET或FeFET)装置。

在一些实施例中，基板102可包括任何类型的半导体主体(例如，单晶硅/CMOS块体、硅锗(silicon-germanium,SiGe)、绝缘体上覆硅(silicon on insulator,SOI)等)。隔离结构104可例如为浅沟槽隔离(shallow trench isolation,STI)结构、深沟槽隔离(deeptrench isolation,DTI)结构、另一种合适的隔离结构等。在进一步的实施例中，源极/漏极区106a-b为基板102的掺杂区，其掺杂类型(例如，n型或p型)与基板102的邻接区相反或基板102的邻接区为本征的(intrinsic)。ILD结构122可包括一或多个ILD膜层堆叠，可分别包括低k介电质(例如，介电常数小于约3.9的介电材料)、氧化物(例如，二氧化硅)、另一种合适的介电材料或前述的任意组合。

图5B示出图5A集成芯片500的一些替代实施例的剖面图，其中侧壁间隔物结构117从栅极介电层108的侧壁连续延伸至第二导电结构118的侧壁。

图6A至图6D是对应于图5A至图5B集成芯片500的一些替代实施例，示出集成芯片600的一些实施例的剖面图，其中省略了第一导电结构112及第二导电结构118。再者，铁电结构113设置于栅极电极110及栅极介电层108之间。在这样的实施例中，栅极电极110、铁电结构113、栅极介电层108及源极/漏极区106a-b可配置为金属-铁电-绝缘体-半导体场效晶体管(metal-ferroelectric-insulator-semiconductor field-effect transistor,MFIS-FET或FeFET)。在进一步的实施例中，铁电层116直接接触栅极电极110及栅极介电层108。

如图6A的剖面图所示，侧壁间隔物结构117从铁电层116的顶表面延伸至铁电层116的底表面上方的一点。如图6B的剖面图所示，侧壁间隔物结构117的顶表面对准铁电层116的顶表面，且侧壁间隔物结构117的底表面对准铁电层116的底表面。如图6C的剖面图所示，侧壁间隔物结构117的底表面对准铁电层116的底表面，且侧壁间隔物结构117的顶表面对准栅极电极110的顶表面。如图6D的剖面图所示，侧壁间隔物结构117的底表面对准栅极介电层108的底表面，且侧壁间隔物结构117的顶表面对准栅极电极110的顶表面。

图7A至图7B示出具有上部铁电式存储器装置703的集成芯片700的一些实施例的剖面图，上述上部铁电式存储器装置703具有铁电结构113，上述铁电结构包括横向包围铁电层116的侧壁间隔物结构117。在一些实施例中，上部铁电式存储器装置703可被称作后段产线铁电式存储器装置。在进一步的实施例中，上部铁电式存储器装置703可为RAM装置(例如，FeRAM装置)的一部分。可理解的是，在一些实施例中，与图5A的集成芯片500的部件共享参考数值的集成芯片700的部件，可具有实质上与共享参考数值的图5A的集成芯片500的部件相似的特性(例如，尺寸、化学组成、关系等)。还将理解的是，在一些实施例中，集成芯片500可包括设置于存储器阵列中的多个上部铁电式存储器装置703。在一些实施例中，上部铁电式存储器装置703可被称作极化切换结构。

集成芯片700包括设置于基板102上的半导体装置701。在一些实施例中，半导体装置701可为金属氧化物半导体场效晶体管(metal-oxide semiconductor field-effecttransistor,MOSFET)、双极性接面晶体管(bipolar junction transistor,BJT)、高电子迁移率晶体管(high-electric-mobility transistor,HEMT)或任何其它前段产线半导体装置。在进一步的实施例中，半导体装置701可包括栅极介电层108、栅极电极110以及一对源极/漏极区106a-b，上述栅极电极110位于栅极介电层108上方。

下部ILD结构702位于基板102以及半导体装置701上方。在一些实施例中，多个导电接触件124、多个导线502以及多个导电导孔504设置于下部ILD结构702中。上部ILD结构706位于下部ILD结构702上方。在进一步的实施例中，导线502及导电导孔504设置于上部ILD结构706中。中间ILD结构704设置于上部ILD结构706及下部ILD结构702之间。在更进一步的实施例中，下部ILD结构702、中间ILD结构704及上部ILD结构706可包括一或多个ILD膜层堆叠，可分别包括低k介电质(例如，介电常数小于约3.9的介电材料)、氧化物(例如，二氧化硅)、另一种合适的介电材料等。

在一些实施例中，上部铁电式存储器装置703设置于中间ILD结构704中。上部铁电式存储器装置703包括第一导电结构112、第二导电结构118及铁电结构113，上述铁电结构113设置于第一导电结构112及第二导电结构118之间。再者，在一些实施例中，铁电结构113包括侧壁间隔物结构117及铁电层116。在一些实施例中，第二导电结构118的上表面与中间ILD结构704的上表面实质上共平面。在进一步的实施例中，第一导电结构112的下表面与中间ILD结构704的下表面实质上共平面。

在一些实施例中，铁电结构113经由多个导线502、多个导电导孔504以及多个导电接触件124，电性耦合至半导体装置701的第二源极/漏极区106b，上述导电接触件124设置于下部ILD结构702中。因此，在一些实施例中，将适当的字线(word line,WL)电压施加到字线502wl，可将在位元线502bl与源极线502sl之间的上部铁电式存储器装置703电性耦合。因此，通过提供合适的偏压条件(例如，正电压脉冲、负电压脉冲等)，铁电结构113可在两个数据状态之间切换。

在一些实施例中，上部铁电式存储器装置703、半导体装置701以及位于上部铁电式存储器装置703及半导体装置701之间的电内连线(electrical interconnections)定义了第一一个晶体管一个电容器(one-transistor one-capacitor,1T1C)FeRAM存储器单元。应注意的是，上部铁电式存储器装置703及半导体装置701之间的电内连线由导线502、导电导孔504及导电接触件124来定义。在这样的实施例中，上部铁电式存储器装置703被配置为电容器来存储变化的充电位准(levels of charge)，其对应存储于电容器中的单一数据位元，且半导体装置701促进上部铁电式存储器装置703进行读取及写入操作。在一些实施例中，第一1T1C FeRAM存储器单元为设置成行列以定义存储器阵列的多个1T1C FeRAM存储器单元中的一个。在这样的实施例中，侧壁间隔物结构117提高了铁电层116中铁电域的切换速度，从而提高了存储器阵列的性能。

如图7A的剖面图所示，侧壁间隔物结构117从铁电层116的顶表面延伸至铁电层116的底表面上方的点。再者，如图7B的剖面图所示，侧壁间隔物结构117的底表面对准第一导电结构112的底表面，且侧壁间隔物结构117的顶表面对准第二导电结构118的顶表面。在进一步的实施例中，侧壁间隔物结构117可配置成图3集成芯片300的侧壁间隔物结构。在这样的实施例中，侧壁间隔物结构117的顶表面对准铁电层116的顶表面，且侧壁间隔物结构117的底表面对准铁电层116的底表面(未示出)。

图8至图16是根据本公开的各面向，示出形成集成芯片的第一方法的一些实施例的各种视图800-1600，上述集成芯片具有铁电式存储器装置，其具有横向围绕铁电层的侧壁间隔物结构。尽管图8至图16的各种视图800-1600是参照第一方法所示出，但应理解的是图8至图16的结构不局限于第一方法，而可与第一方法独立地分开。再者，尽管将图8至图16描述为一系列的动作，应理解的是，并非局限于这些动作，因为在其他实施例中可改变动作的顺序，可整体或部分省略所示出及/或描述的某些动作。

如图8的剖面图800所示，于基板102中形成隔离结构104。在一些实施例中，可通过选择性蚀刻基板102以在基板102中形成沟槽来形成隔离结构104，并且随后(例如通过化学气相沉积(chemical vapor deposition,CVD)、物理气相沉积(physical vapordeposition,PVD)、原子层沉积(atomic layer deposition,ALD)或其他合适的沉积或生长工艺)用介电材料填充沟槽。在进一步的实施例中，通过在基板102上方形成遮罩层(未示出)，并且随后将基板102暴露于被配置用以选择性移除基板102未遮罩部分的一或多个蚀刻剂，来选择性蚀刻基板102。在更进一步的实施例中，介电材料可为或包括例如下列材料：氧化物(例如，二氧化硅)、氮化物(例如，氮化硅)、碳化物(例如，碳化硅)、另一种合适的介电材料或前述的任意组合。

如图9的剖面图900所示，于基板102上方形成栅极介电层108、栅极电极110以及第一导电结构112。再者，沿着基板102上方形成介电结构902，其中介电结构902包括定义开口904的侧壁，上述开口露出第一导电结构112的上表面。在一些实施例中，形成栅极介电层108、栅极电极110以及第一导电结构112可包括：进行一或多个沉积及/或生长工艺，以于基板102上方沉积栅极介电膜，于栅极介电膜上方沉积栅极电极层，以及在栅极电极层上方沉积第一导电层；并且图案化栅极介电膜、栅极电极层以及第一导电层，从而分别形成栅极介电层108、栅极电极110以及第一导电结构112。在更进一步的实施例中，一或多个沉积及/或生长工艺可例如包括下列工艺：CVD、PVD、ALD、溅镀、无电镀、电镀、另一种合适的沉积或生长工艺或前述的任意组合。随后，形成介电结构902的工艺包括：于基板102及第一导电结构112上方沉积(例如，CVD、PVD、ALD等)介电材料(举例而言，例如二氧化硅的氧化物或另一种合适的介电材料)；于介电材料上方形成遮罩层(未示出)；根据遮罩层对介电材料进行图案化，从而形成介电结构902，上述介电结构902具有定义开口904的侧壁；并且进行移除工艺以移除遮罩层。

栅极介电层108可为或包括例如下列材料：氧化物(例如，二氧化硅)、高k介电材料(例如，HfO

如图10A的剖面图1000所示，将自组装单层(self-assembled monolayer,SAM)1002选择性沉积于第一导电结构112的上表面112us上。在一些实施例中，SAM 1002包括粘着或键结至第一导电结构112但不粘着或键结至介电结构902的头部基团(head group)。在一些实施例中，可通过旋涂将SAM 1002沉积至第一导电结构112上。在进一步的实施例中，用于形成SAM 1002的工艺包括将SAM 1002旋涂至图9的结构上，一旦被旋涂至图9的结构上，SAM 1002将粘着至第一导电结构112上而不粘着致介电结构902上。

SAM 1002形成厚度t2。在一些实施例中，厚度t2例如介于约1至10mm的范围内、小于约10mm或另一合适的值。在一些实施例中，如果SAM 1002的厚度t2相对较小(例如，小于约1mm)，则SAM 1002可能不会在后续工艺步骤中适当地阻挡侧壁间隔物层(例如，图11的1102)沉积于第一导电结构112的中心区域上方。在进一步的实施例中，如果SAM 1002的厚度t2实质上为厚的(例如，大于约10mm)，则形成于第一导电结构112上方的铁电层(图14A的116)的最小厚度将会增加，从而增加施加于整个铁电层上的电压值，以诱发切换。这可能会部分增加功耗并降低铁电式存储器装置(图15的114)的整体性能。

如图10B的剖面图1001所示，在一些实施例中，SAM 1002以下列方式形成于第一导电结构112上方：SAM 1002包括以分子链1006(即尾端)连接至末端基团1008(即官能基团)的头部基团1004。头部基团1004具有使SAM 1002被第一导电结构112吸引的亲水性界面性质。在一些实施例中，头部基团1004可包含提供亲水性界面性质的巯基、硫醇或氮化物。在进一步的实施例中，分子链1006可例如包括烷基链，例如亚甲基(CH

如图11的剖面图1100所示，沿着介电结构902的上表面以及沿着定义开口904的介电结构902的侧壁沉积侧壁间隔物层1102。在一些实施例中，侧壁间隔物层1102可为或包括例如下列材料：金属或金属氧化物、另一种合适的金属氧化物、另一种合适的介电材料或其类似材料，上述金属氧化物例如氧化铝。在进一步的实施例中，侧壁间隔物层1102可形成为介电结构902上方的保形层。在这样的实施例中，可通过例如CVD、ALD或其他合适的沉积或生长工艺来沉积侧壁间隔物层1102。在一些实施例中，SAM 1002的末端基团(图10B的1008)包括疏水性表面，其防止侧壁间隔物层1102(例如，氧化铝)粘着及/或键结至SAM 1002。因此，在一些实施例中，将SAM 1002配置用以防止及/或阻挡侧壁间隔物层1102沉积于SAM1002的上表面1002us上，使得侧壁间隔物层1102可选择性沉积于SAM 1002未分布的区域中。

如图12的剖面图1200所示，进行移除工艺，以从第一导电结构112的上表面112us移除SAM(图11的1002)。在一些实施例中，移除工艺包括将图11的结构暴露于移除等离子体(例如，氢气(hydrogen,H

如图13的剖面图1300所示，于侧壁间隔物层1102及第一导电结构112上方沉积铁电膜1302。可于基板102上方将铁电膜1302沉积为保形层。在这样的实施例中，可通过CVD、PVD、ALD或另一种合适的沉积或生长工艺来沉积铁电膜1302。在进一步的实施例中，铁电膜1302可为或包括例如下列材料：金属氧化物(例如，氧化铪(hafnium oxide,Hf

参照图14A至图14B，图14A示出在各种形成工艺期间集成芯片的剖面图1400a，且图14B示出沿着图14A中线B-B'截取的俯视图1400b。

如图14A的剖面图1400a及图14B的俯视图1400b所示，对侧壁间隔物层(图13的1102)及铁电膜(图13的1302)进行平坦化工艺(例如，化学机械平坦化(chemicalmechanical planarization,CMP)工艺))，直到抵达介电结构902的顶表面，从而分别形成侧壁间隔物结构117及铁电层116。这部分地形成铁电结构113。图14B是沿着图14A线B-B'截取，示出图14A剖面图1400a的一些实施例的俯视图1400b。在进行平坦化工艺之后，铁电层116的顶表面、侧壁间隔物结构117的顶表面及介电结构902的顶表面实质上彼此共平面。如图14B的俯视图1400b所示，侧壁间隔物结构117横向包围铁电层116。

如图15的剖面图1500所示，于铁电结构113上方形成第二导电结构118，从而形成铁电式存储器装置114及装置栅极堆叠120。在一些实施例中，用于形成第二导电结构118的工艺包括：于基板102上方(例如，通过CVD、PVD、溅镀、无电镀、电镀或其他合适的沉积或生长工艺)沉积导电层；并将导电层图案化，从而定义第二导电结构118。在一些实施例中，第二导电结构118可为或包括例如下列材料：金属(例如，铝、钛、钽、金、铂、钨、镍、铱等)、金属氮化物(例如，氮化钛、氮化钽等)、掺杂的多晶硅(例如，n型/p型多晶硅)、另一种合适的导电材料或前述的任意组合。再者，可进行移除工艺以从基板102上方移除介电结构(图14A至图14B的902)。

此外，如图15所示，于基板102中形成一对源极/漏极区106a-b。于栅极介电层108的两侧上形成源极/漏极区106a-b。在一些实施例中，通过离子注入工艺形成源极/漏极区106a-b，并且可利用遮罩层(未示出)来将离子选择性地注入进基板102中。在进一步的实施例中，可利用装置栅极堆叠120作为遮罩层，以形成源极/漏极区106a-b。

如图16的剖面图1600所示，于基板102上方形成层间介电质(inter-leveldielectric,ILD)结构122。在一些实施例中，ILD结构122可例如通过下列工艺来形成：CVD、PVD、ALD或其他合适的沉积或生长工艺。再者，于基板102上方及ILD结构122内形成多个导电接触件124。在一些实施例中，可通过单镶嵌工艺或其他合适的工艺来形成导电接触件124。在进一步的实施例中，ILD结构122可为或包括例如下列材料：氧化物(例如，二氧化硅)、低k介电材料、极低k介电材料、另一种合适的介电材料或前述的任意组合。在进一步的实施例中，导电接触件124可为或包括例如下列材料：铝、铜、钨、氮化钛、氮化钽、另一种合适的导电材料或前述的任意组合。

图17至图22是根据本发明的面向，示出形成具有铁电式存储器装置的集成芯片的第二方法的一些实施例的剖面图1700至2200，上述铁电式存储器装置具有横向围绕铁电层的侧壁间隔物结构。尽管图17至图22中示出的剖面图1700至2200是参照第二方法所示出，但应理解的是在图17至图22中所示的结构不局限于第二方法，而是可与第二方法独立的分开。再者，尽管将图17至图22描述为一系列动作，应理解的是并非局限于这些动作，因为在其他实施例中可改变动作的顺序，可整体或部分省略所示出及/或描述的一些动作。

如图17的剖面图1700所示，于基板102中形成隔离结构104。再者，于基板102上方形成栅极介电膜1702，并且于栅极介电膜1702上方形成栅极电极层1704。随后，于栅极电极层1704上方形成存储器膜层堆叠1706。在一些实施例中，可如在图8的剖面图800所示出及/或描述的来形成隔离结构104。在进一步的实施例中，形成存储器膜层堆叠1706包括进行一或多个沉积及/或生长工艺，以定义第一导电层1708、铁电膜1710及第二导电层1712。在更进一步的实施例中，一或多个沉积及/或生长工艺可例如包括下列工艺：CVD、PVD、ALD、溅镀、无电镀、电镀、另一种合适的沉积或生长工艺或前述的任意组合。举例而言，形成存储器膜层堆叠1706可包括：于栅极电极层1704上方沉积第一导电层1708，于第一导电层1708上方沉积铁电膜1710，并且于铁电膜1710上方沉积第二导电层1712。

再者，可例如通过CVD、PVD、ALD或其他合适的生长或沉积工艺来沉积栅极介电膜1702。再者，栅极电极层1704可例如通过CVD、PVD、溅镀、无电镀、电镀或其他合适的沉积或生长工艺来沉积。

如图18的剖面图1800所示，对存储器膜层堆叠(图17的1706)进行图案化工艺，以形成第一导电结构112、铁电层116及第二导电结构118。在一些实施例中，图案化工艺包括：于第二导电层(图17的1712)上方形成遮罩层(未示出)；存储器膜层堆叠(图17的1706)的未遮罩区暴露于一或多个蚀刻剂，从而形成第一导电结构112及第二导电结构118以及铁电层116；并且进行移除工艺以移除遮罩层。在进一步的实施例中，进行图案化工艺，包括进行湿式蚀刻工艺及/或干式蚀刻工艺。

如图19的剖面图1900所示，于第二导电结构118上方形成侧壁间隔物层1902，使得侧壁间隔物层1902横向包围第一导电结构112及第二导电结构118的侧壁以及铁电层116的侧壁。在一些实施例中，侧壁间隔物层1902可于第二导电结构118及栅极电极层1704上方(例如，通过PVD、CVD、ALD等)沉积为保形层。随后，在进一步的实施例中，可于侧壁间隔物层1902上进行图案化工艺，以在栅极电极层1704从第一导电结构112的侧壁横向偏移的区域中将其移除。在一些实施例中，侧壁间隔物层1902可为或包括例如下列材料：金属或金属氧化物、另一种合适的金属氧化物、另一种合适的介电材料等，上述金属氧化物例如氧化铝。

如图20的剖面图2000所示，对侧壁间隔物层(图19的1902)进行平坦化工艺(例如，CMP工艺)直到抵达第二导电结构118的上表面为止，从而形成铁电结构113及铁电式存储器装置114。

如图21的剖面图2100所示，于铁电式存储器装置114上方形成顶电极2102，从而形成装置栅极堆叠120。在一些实施例中，用于形成顶电极2102的工艺包括：(例如，通过CVD、PVD、溅镀、无电镀、电镀或其他合适的沉积或生长工艺)于基板102上方沉积导电层；并图案化导电层，从而形成顶电极2102。在一些实施例中，顶电极2102可为或包括例如下列材料：铝、钨、铜钛、钽、铂、氮化钛、氮化钽、掺杂的多晶硅、其他合适的导电材料或前述的任意组合。

再者，于基板102中形成一对源极/漏极区106a-b。在一些实施例中，可如图15的剖面图1500所示出及/或描述地形成源极/漏极区106a-b。

如图22的剖面图2200所示，于基板102上方形成层间介电质(inter-leveldielectric,ILD)结构122，并且于基板102上方以及ILD结构122内形成多个导电接触件124。在一些实施例中，ILD结构122及多个导电接触件124可如图16的剖面第1600所示出及/或描述地形成。

图23是根据本发明的一些实施例，示出用于形成集成芯片的方法的一些实施例的流程图2300，上述集成芯片包括前段产线铁电式存储器装置，其具有横向包围铁电层的侧壁间隔物结构。尽管流程图2300被示出及/或描述为一系列动作或事件，但应理解的是方法并不局限于所示的顺序或动作。因此，在一些实施例中，可以与示出的顺序不同的顺序来进行动作，及/或可同时进行动作。再者，在一些实施例中，可将示出的动作或事件细分为多个动作或事件，其可分开进行或与其他动作或子动作同时进行。在一些实施例中，可省略一些示出的动作或事件，并且可包括其他未示出的动作或事件。

在动作2302中，于基板内形成隔离结构。图8及图17示出对应于动作2302的一些替代实施例的剖面图800及1700。

在动作2304a中，于基板上方形成栅极介电质，并且于栅极介电层上方形成第一导电结构。图9示出对应于动作2304a的一些实施例的剖面图900。

在动作2304b中，于第一导电结构周围形成介电结构，使得介电结构包括于第一导电结构上方定义开口的侧壁。图9示出对应于动作2304b的一些实施例的剖面图900。

在动作2304c中，将自组装单层(self-assembled monolayer,SAM)选择性地沉积于第一导电结构上方。图10A示出对应于动作2304c的一些实施例的剖面图1000。

在动作2304d中，将侧壁间隔物层选择性地沉积于介电结构上方，其中将侧壁间隔物层沉积于SAM未分布于其中的区域中。图11示出对应于动作2304d的一些实施例的剖面图1100。

在动作2304e中，将铁电膜沉积于侧壁间隔物层上方及开口内。图13示出对应于动作2304e的一些实施例的剖面图1300。

在动作2304f中，对铁电膜及侧壁间隔物层进行平坦化工艺，从而分别形成铁电层及侧壁间隔物结构。图14A至图14B示出对应于动作2304f的一些实施例的各种视图。

在动作2306a中，于基板上方形成栅极介电层。图17示出对应于动作2306a的一些实施例的剖面图1700。

在动作2306b中，于栅极介电层上方形成存储器膜层堆叠，其中存储器膜层堆叠包括设置于第一导电层及第二导电层之间的铁电膜。图17示出对应于动作2306b的一些实施例的剖面图1700。

在动作2306c中，对存储器膜层堆叠进行图案化，从而于第一导电结构及第二导电结构之间形成铁电层。图18示出对应于动作2306c的一些实施例的剖面图1800。

在动作2306d中，于第二导电结构上方沉积侧壁间隔物层，使得侧壁间隔物层横向包围第一导电结构及第二导电结构以及铁电层。图19示出对应于动作2306d的一些实施例的剖面图1900。

在动作2306e中，对侧壁间隔物层进行平坦化工艺，从而形成侧壁间隔结构。图20示出对应于动作2306e的一些实施例的剖面图2000。

在动作2308中，于基板中以及栅极介电层的两侧上形成一对源极/漏极区。图15及图21示出对应于动作2308的一些替代实施例的剖面图1500及2100。

在动作2310中，于基板上方形成层间介电质(inter-level dielectric,ILD)结构，并且于ILD结构中形成多个导电接触件。图16及图22示出对应于动作2310的一些替代实施例的剖面图1600及2200。

图24是根据本发明的一些实施例，示出用于形成集成芯片的方法的一些实施例的流程图2400，上述集成芯片包括后段产线铁电式存储器装置，其具有横向包围铁电层的侧壁间隔物结构。在一些实施例中，后段产线铁电式存储器装置可为图7A至图7B的上部铁电式存储器装置703。尽管流程图2400被示出及/或描述为一系列动作或事件，但应理解的是方法并不局限于所示的顺序或动作。因此，在一些实施例中，可以与示出的顺序不同的顺序来进行动作，及/或可同时进行动作。再者，在一些实施例中，可将示出的动作或事件细分为多个动作或事件，其可分开进行或与其他动作或子动作同时进行。在一些实施例中，可省略一些示出的动作或事件，并且可包括其他未示出的动作或事件。

在动作2402中，于基板上形成前段产线半导体装置。

在一些实施例中，前段产线半导体装置可例如为金属氧化物半导体场效晶体管(metal-oxide semiconductor field-effect transistor,MOSFET)、双极性接面晶体管(bipolar junction transistor,BJT)、高电子迁移率晶体管(high-electron-mobilitytransistor,HEMT)或任何其他前段产线半导体装置。在一些实施例中，前段产线半导体装置可通过工艺实质上类似于形成图16(例如参见图8至图16)的剖面图1600结构的上述工艺。举例而言，用以形成隔离结构104、栅极介电层108、栅极电极110及/或源极/漏极区106a-b的工艺。

在动作2404中，将内连线结构的第一部分形成于前段产线半导体装置及基板上方，其中内连线结构的第一部分包括设置于下部层间介电质(inter-level dielectric,ILD)结构的第一多个导电部件。

在一些实施例中，第一多个导电部件可实质上相似于设置于下部ILD结构702(例如，参见图7A)中多个导电接触件124、多个导线502及/或多个导电导孔504的一或多个。在进一步的实施例中，下部ILD结构可实质上相似于图7A的下部ILD结构702。在更进一步的实施例中，可通过下列工艺沉积下部ILD结构：CVD、PVD、ALD或另一种合适的生长或沉积工艺。在各种实施例中，可通过单镶嵌工艺或双镶嵌工艺来形成第一多个导电部件。

在动作2406中，于内连线结构的第一部分上方形成包括铁电层的上部铁电式存储器装置，上述铁电层位于第一导电结构及第二导电结构之间。铁电结构包括横向包围铁电层的侧壁间隔物结构。再者，内连线结构的第一部分将铁电式存储器装置电性耦合至前段产线半导体装置。

在一些实施例中，可通过实质上相似于上述关于形成铁电式存储器装置114的工艺(例如，参见图9至图15及/或图18至图20)，将上部铁电式存储器装置形成于内连线结构的第一部分上方。举例而言，用以形成第一导电结构112、铁电结构113及/或所述第二导电结构118的工艺。

在动作2408中，于内连线结构的第一部分上方以及围绕上部铁电式存储器装置形成中间ILD结构。

在一些实施例中，中间ILD结构可实质上相似于图7A的中间ILD结构704。在进一步的实施例中，可通过下列工艺沉积中间ILD结构：CVD、PVD、ALD或另一种合适的生长或沉积工艺。

在动作2410中，内连线结构的第二部分形成于中间ILD结构及上部铁电式存储器装置上方。内连线结构的第二部分包括设置于上部ILD结构中的第二多个导电部件。

在一些实施例中，第二多个导电部件可实质上相似于下列的一或多个：设置于上部ILD结构706(例如，参见图7A)中的多个导线502及/或多个导电导孔504。在进一步的实施例中，上部ILD结构可实质上相似于图7A的上部ILD结构706。在更进一步的实施例中，可通过下列工艺来沉积上部ILD结构：CVD、PVD、ALD或另一种合适的生长或沉积工艺。在各种实施例中，可通过单镶嵌工艺或双镶嵌工艺来形成第二多个导电部件。

因此，在一些实施例中，本发明涉及一种铁电式存储器装置，包括设置于第一导电结构及第二导电结构之间的铁电结构。铁电结构包括横向包围铁电层的侧壁间隔物结构，其中将侧壁间隔物结构被配置用以提高铁电式存储器装置的切换性能。

在一些实施例中，本发明提供了一种集成芯片，包括：一对源极/漏极区，设置于基板中；栅极介电层，设置于基板上方并侧向横向设置于该对源极/漏极区之间；及铁电结构，位于栅极介电层上方，其中铁电结构包括铁电层及侧壁间隔物结构，其中侧壁间隔物结构连续侧向横向地包绕铁电层，且其中铁电层包括第一金属氧化物，且侧壁间隔物结构包括不同于第一金属氧化物的第二金属氧化物。

在进一步的实施例中，本发明提供一种集成芯片，包括：半导体装置，设置于基板上；第一层间介电质(inter-level dielectric,ILD)结构，位于半导体装置及基板上方；及偏振切换结构，位于第一ILD结构上方并电性耦合至半导体装置，其中偏振切换结构包括铁电结构，其设置于第一导电结构及第二导电结构之间，其中铁电结构包括铁电层及侧壁间隔物结构，其中侧壁间隔物结构横向包围该铁电层，且其中铁电层的介电常数大于侧壁间隔物结构的介电常数。

在更进一步的实施例中，本发明提供了一种铁电式存储器装置的形成方法，包括：形成第一导电结构于基板上方；形成介电结构于基板上方，使得介电结构包括定义开口的侧壁，开口露出第一导电结构上表面；沿着该第一导电结构的上表面选择性沉积自组装单层(self-assembled monolayer,SAM)；沿着介电结构的侧壁及介电结构的上表面，选择性沉积侧壁间隔物层，其中SAM被配置用以为阻止侧壁间隔物层沿着SAM的上表面沉积；进行移除工艺，以从第一导电结构的上表面移除SAM；沉积铁电膜于第一导电结构及侧壁间隔物层上方；对铁电膜及侧壁间隔物层进行平坦化工艺，从而分别形成铁电层及侧壁间隔物结构；及形成第二导电结构于铁电层及侧壁间隔物结构上方。

以上概述数个实施例的部件，以便在本发明所属技术领域中技术人员可更加理解本发明实施例的观点。在本发明所属技术领域中技术人员应理解，他们能轻易地以本发明实施例为基础，设计或修改其他工艺及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不悖离本发明的精神及范围下，做各式各样的改变、取代及替代。