半导体元件及其制备方法

技术领域

本申请案主张2020年2月18日申请的美国正式申请案第16/793,069号的优先权及益处，该美国正式申请案的内容以全文引用之方式并入本文中。

本公开涉及一种半导体元件及其制备方法。特别是涉及一种具有硅穿孔插塞(through silicon vias)的半导体元件及其制备方法。

背景技术

制造更可靠、轻巧、紧密(compact)、快速、多功能、和高效的低成本半导体产品一直是电子工业的重要目标。随着高度集成半导体产品的发展，输入/输出接脚(pin)的数量显著增加，通过使用具有细间距的硅穿孔插塞来连接半导体晶片的技术已经广泛地发展，且通过使用这些技术，半导体堆叠结构已被使用于一般应用中。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不组成本公开的先前技术，且上文的“先前技术”的任何说明均不应做为本案的任一部分。

发明内容

本公开的一方面提供了一种半导体元件。该半导体元件包括一基板、一导电部件、一重分布层、至少一硅穿孔插塞、以及至少一凸块。该导电部件设置于该基板的一前表面之上，且该重分布层设置于与该前表面相对的一后表面之上。该硅穿孔插塞穿过该基板并接触该导电部件。该凸块将该重分布层连接至该硅穿孔插塞。

在一些实施例中，该硅穿孔插塞包括一导线和包围(enclosing)该导线的一隔离衬层，且该重分布层包括多个水平区段和连接至所述水平区段且设置于该隔离衬层之上的多个垂直区段。

在一些实施例中，该半导体元件还包括一介电层，设置于该基板的该后表面和该重分布层的所述水平区段之间，且设置于该隔离衬层的该外围和该重分布层的所述垂直区段之间。

在一些实施例中，部分的该介电层透过该重分布层的所述水平区段而暴露出来

在一些实施例中，该半导体元件还包括一覆盖层，覆盖该重分布层的所述水平区段。

在一些实施例中，该覆盖层的厚度大于该重分布层和该介电层的厚度。

在一些实施例中，该半导体元件还包括包围该导电部件的一绝缘层，其中该硅穿孔插塞延伸至该绝缘层中。

本公开的另一方面提供一种半导体元件的制备方法。该方法包括以下步骤：形成至少一沟槽于一半导体晶圆中；沉积一隔离膜于该沟槽中；沉积一导电材料于该隔离膜上以形成至少一导线于该沟槽中；形成一导电部件于该半导体晶圆的一前表面之上，其中该导电部件电性耦合至该导线；薄化该半导体晶圆直到该半导体晶圆的一后表面位于该隔离膜的一端部表面(end surface)下方，其中该后表面与该前表面相对；形成一金属层于该半导体晶圆的该后表面之上和该隔离膜透过该半导体晶圆而暴露出来的一外围的一部分之上；进行一研磨制程以移除部分的该金属层和该隔离膜直到暴露出该导线；以及形成至少一凸块以将该金属层的剩余部分连接至该导线。

在一些实施例中，该方法包括在形成该凸块之前进行一图案化制程以移除部分的该金属层的步骤。

在一些实施例中，该金属层的拓扑(topology)跟随隔离膜的暴露部分和该半导体晶圆的该后表面的拓扑。

在一些实施例中，该金属层的一厚度介于1μm至5μm的范围之间。

在一些实施例中，该方法还包括以下步骤：在形成该金属层之前，沉积一第一介电层于该半导体晶圆的该后表面上和该隔离膜透过该半导体晶圆而暴露出来的该外围的该部分上；以及在该研磨制程期间移除位于该导线的一端部表面上方的部分的该第一介电层。在此实施例中，该第一介电层具有一实质上均匀的厚度。

在一些实施例中，该第一介电层的一厚度介于0.5μm至3μm的范围之间。

在一些实施例中，该方法还包括以下步骤：沉积一第二介电层于该金属层上，直到该第二介电层的一顶表面位于该导线的一端部表面上方，其中该第二介电层位于该半导体晶圆之上；以及在该研磨制程期间移除位于该导线的该端部表面上方的部分的该第二介电层。在此实施例中，该第二介电层具有一实质上均匀的厚度。

在一些实施例中，该第二介电层的一厚度介于0.5μm至5μm的范围之间。

在一些实施例中，该方法还包括进行一图案化制程以依序地移除部分的该第二介电层和该金属层的步骤。

在一些实施例中，该隔离膜的该端部表面和该半导体晶圆的该后表面之间的一距离介于0.5μm至10μm的范围之间。

在一些实施例中，该方法还包括在形成该导电部件的同时，形成一绝缘层以包围该隔离膜和该导电部件的一外围。

在一些实施例中，形成该沟槽包括以下步骤：依序地形成一缓冲层和一牺牲层于该半导体晶圆的该前表面上；形成至少一开口穿过该缓冲层和该牺牲层；以及通过该开口蚀刻该半导体晶圆以形成该沟槽，其中在沉积该导电材料之后将该缓冲层和该牺牲层移除，使得该导线的一端部表面位于该半导体晶圆的该前表面上方。

在一些实施例中，薄化该半导体晶圆包括以下步骤：进行一研磨制程以减少该半导体晶圆的一厚度，其中该隔离膜并未在进行该研磨制程之后被暴露出来；以及进行一蚀刻制程以进一步减少该半导体晶圆的该厚度，直到该半导体晶圆的该后表面位于该隔离膜的该端部表面下方。

上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。组成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

本公开各方面可配合以下图示及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。

图1是根据本公开一些实施例显示一半导体元件的剖面图。

图2是根据本公开一些实施例显示一半导体元件的制备方法流程图。

图3到图21是根据本公开一些实施例显示形成半导体元件之中间阶段剖面图。

其中，附图标记说明如下：

10：半导体元件

100：基板

1002：前表面

110：基板

1102：前表面

1104：后表面

111：半导体晶圆

111'：接地晶圆

112：晶圆

1122：后表面

114：主要构件

116：沟槽

120：隔离膜

122：隔离衬层

1222：外围

1224：端部表面

1226：外围

124：隔离衬层

130：导电材料

132：导线

1322：端部表面

1324：端部表面

134：隔离衬层

140：导电部件

142：水平元件

144：垂直元件

150：绝缘层

160：第一介电层

162：介电层

172：剩余的金属层

174：重分布层

1742：水平区段

1744：垂直区段

180：第二介电层

181：顶表面

182：剩余的第二介电层

184：覆盖层

190：硅穿孔插塞

20：外部元件

200：凸块

210：缓冲层

220：牺牲层

230：第一光阻掩模

232：窗口

240：窗口

250：载体晶圆

252：粘合层

260：第二光阻掩模

262：窗口

270：第三光阻掩模

272：窗口

300：方法

D：距离

S302：步骤

S304：步骤

S306：步骤

S308：步骤

S310：步骤

S312：步骤

S314：步骤

S316：步骤

S318：步骤

S320：步骤

S322：步骤

S324：步骤

S326：步骤

S328：步骤

T1：第一厚度

T2：第二厚度

T3：第三厚度

具体实施方式

现在使用特定的语言描述附图所示的本公开实施例或示例。应理解的是，此处无意限制本公开的范围。所述实施例的任何改变或修改，以及本文所述原理的任何进一步应用，都被视为是本公开相关技术领域具有通常知识者可思及的。本公开可能在不同实施例中重复参考符号，但即使它们共用相同的参考符号，也不一定意味着一实施例的部件适用于另一实施例。

应理解的是，尽管本文可以使用用语第一、第二、第三等来描述各种元件、构件、区域、层、或部分，但是这些构件、区域、层、或部分不受到这些用语的限制。相反地，这些用语仅用于区分一个元件、构件、区域、层、或部分与另一个元件、构件、区域、层、或部分。因此，例如，在不脱离本公开概念的情况下，以下所讨论的第一元件、构件、区域、层、或部分可以被称为第二元件、构件、区域、层、或部分。

本文使用的用语仅出于描述特定示例实施例的目的，并且不用以限制本公开的概念。如本文所使用的，除非上下文另外明确指出，单数形式的“一(a/an)”和“该”也包括复数形式。应理解的是，在本说明书中使用用语“包括(comprises)”和“包含(comprising)”时指出所述的部件、整数、步骤、操作、元件、或构件的存在，但不排除存在或增加一个或多个其他部件、整数、步骤、操作、元件、构件、或前述的组合。

图1是根据本公开一些实施例显示半导体元件10的剖面图。参照图1，半导体元件10包括一基板110、设置于基板110的前表面1102之上的一导电部件140、设置于与前表面1102相对的后表面1104之上的一重分布层174、一个或多个硅穿孔插塞(through siliconvia)190穿过基板110并接触导电部件140；以及一个或多个凸块200，将重分布层174连接至硅穿孔插塞190。

基板110包括晶圆112和设置于晶圆112中的一个或多个主要构件114。导电部件140包括交替堆叠的多个水平元件142和多个垂直元件144。硅穿孔插塞190作为导电部件140和凸块200之间的电性内连接。硅穿孔插塞190包括穿过晶圆112的导线132和包围导线132的隔离衬层124。重分布层174包括平行于基板110的后表面1104的多个水平区段1742，以及设置于隔离衬层124的外围1226之上的多个垂直区段1744。换句话说，隔离衬层124将重分布层174的垂直区段1744与导线132分开。水平区段1742和连接到水平区段1742的垂直区段1744是一体成形的。凸块200接触硅穿孔插塞190和重分布层174的垂直区段1744并作为导线132和重分布层174之间的电性连接。在半导体元件10中，导线132和凸块200共同作为导电部件140和重分布层174的电性连接。

半导体元件10进一步包括一介电层162，其设置于基板110的后表面1104和重分布层174的水平区段1742之间以及隔离衬层124的外围1226和重分布层174的垂直区段1744之间。半导体元件10也包括设置于重分布层174的水平区段1742上的一覆盖层184和设置于基板110的前表面1102上并包围导电部件140的一绝缘层150。

半导体元件10可以通过凸块200电性连接至外部元件20以形成电子系统。换句话说，凸块200作为输入/输出(I/O)连接，以将半导体元件10电性连接至外部元件20。

图2是根据本公开一些实施例显示半导体元件10的制备方法300的流程图，且图3到图21是根据本公开一些实施例显示形成半导体元件10的中间阶段剖面图。图3至图21所示的阶段也示意性地显示在图2的流程图中。在随后的讨论中，图3至图21所示的制造阶段将参照图2所示的制程步骤进行讨论。

参照图3，根据图2中的步骤S302，形成一缓冲层210和一牺牲层220于一基板100上。基板100包括半导体晶圆111和设置于半导体晶圆111中的一个或多个主要构件114。半导体晶圆111可以由硅制成。可选地或额外地，半导体晶圆111可以包括像是锗的其他元素半导体材料。在一些实施例中，半导体晶圆111由化合物半导体制成，例如碳化硅、砷化镓、砷化铟、或磷化铟。在一些实施例中，半导体晶圆111由合金半导体制成，例如硅锗、碳化硅锗、磷砷化镓(gallium arsenide phosphide)、或磷化铟镓(gallium indium phosphide)。在一些实施例中，半导体晶圆111可以包括外延层。例如，半导体晶圆111具有覆盖块状半导体的外延层。半导体晶圆111可以包括掺杂有像是硼的p-型掺杂物及/或像是磷或砷的n-型掺杂物的各种掺杂区域(未显示)。在一些实施例中，可以将像是浅沟槽隔离(shallowtrench isolation；STI)部件或硅局部氧化(local oxidation of silicon；LOCOS)部件的隔离部件(未显示)引入半导体晶圆111中以定义和隔离半导体晶圆111中的各个主要构件114。主要构件114可以形成于由隔离部件所定义的主动区域(未显示)中。

主要构件114可以包括像是晶体管及/或二极管的主动构件，以及像是电容器、电阻器、或其类似构件的被动构件。使用包括沉积、蚀刻、植入、微影、退火、及/或其他可应用制程的各种制程来形成主要构件114。在一些实施例中，可以在前端(front-end-of-line；FEOL)制程期间形成主要构件114于半导体晶圆111中。

依序地堆叠缓冲层210和牺牲层220于基板100上，其中，缓冲层210防止污染并减轻基板100和牺牲层220间界面处的应力。包括含硅介电质的缓冲层210覆盖基板100的整个前表面1002。可以使用例如化学气相沉积(chemical vapor deposition；CVD)制程或热氧化(thermal oxidation process)制程来形成包括二氧化硅的缓冲层210。换句话说，缓冲层210可以是一沉积层或一氧化层，其中热生长的氧化物可以比沉积的氧化物包含更高的纯度。

覆盖缓冲层210的牺牲层220作为用于图案化半导体晶圆111的硬掩模。牺牲层220可以由包括氮化物的无机材料形成，可以使用CVD制程、物理气相沉积(physical vapordeposition；PVD)制程、旋涂(spin-coating)制程、或另一种可以形成无机材料的合适制程来形成牺牲层220。例如，在一些实施例中，牺牲层220包括氮化硅。

接下来，将第一光阻掩模230施加在牺牲层220上。第一光阻掩模230包括一个或多个窗口232以暴露出部分的牺牲层220。通过对完全覆盖牺牲层220的光敏材料进行曝光制程和显影制程来形成第一光阻掩模230，其中，可以通过旋涂制程将光敏材料施加在牺牲层220上，然后使用软烤(soft-baking)制程进行干燥。

参照图4，根据图2的步骤S304，通过窗口232依序地蚀刻牺牲层220和缓冲层210以形成穿过牺牲层220和缓冲层210的多个开口240。从而，部分的半导体晶圆111透过开口240而暴露出来。使用至少一个蚀刻制程形成开口240以移除未被第一光阻掩模230保护的部分牺牲层220和部分的缓冲层210。应注意的是，蚀刻制程可以使用多种蚀刻剂来蚀刻缓冲层210和牺牲层220，所述蚀刻剂是根据缓冲层210和牺牲层220的材料而选择的。在使用例如灰化制程或湿剥离制程(wet strip process)进行蚀刻制程之后，移除第一光阻掩模230。

参照图5，根据图2的步骤S306，通过开口240蚀刻基板100以形成多个沟槽116于基板100中。例如，借由反应离子刻蚀(reactive ion etching；RIE)制程，通过开口240对基板100进行非等向性干蚀刻以形成沟槽116于半导体晶圆111中，因此在沟槽116中维持了在开口240中的宽度。在一些实施例中，沟槽116可以具有均匀的宽度，但本公开不限于此。

参照图6，根据图2的步骤S308，形成隔离膜120于基板100的暴露部分上。具有实质上均匀厚度的隔离膜120覆盖基板100的暴露部分，但不填充沟槽116。隔离膜120优选地包括对半导体晶圆111具有高蚀刻选择性的材料。在一些实施例中，可以使用热氧化制程在基板100的暴露部分上生长隔离膜120。在替代实施例中，隔离膜120不仅可以沉积在基板100的暴露部分上，也可以沉积在缓冲层210和牺牲层220的暴露部分上。换句话说，隔离膜120的拓扑跟随基板100、缓冲层210、和牺牲层220的暴露部分的拓扑。作为示例，隔离膜120包括氧化物、氮化物、氮氧化物、或高介电常数(k)材料，并且可以使用CVD制程、原子层沉积(atomic layer deposition；ALD)制程、或其类似制程来进行沉积。

参照图7和图8，根据图2的步骤S310，形成多个导线132于涂覆有该隔离膜120的该沟槽116中。导线132的形成包括(1)共形且均匀地沉积导电材料130于隔离膜120上(如图7所示)，直到导电材料130完全填充沟槽116为止，以及(2)进行平坦化制程以移除溢出沟槽116和开口240的导电材料130。参照图8，导线132穿过缓冲层210和牺牲层220并延伸至基板100中。

导线132可以包括多晶硅或金属，例如铜、钨、铝、银、金、铟、或其类似物。可以使用CVD制程、PVD制程、ALD制程、或另一种合适的制程来形成导线132。在一些实施例中，可以使用电镀制程(plating process)形成包括铜的导电材料130于隔离膜120上。平坦化制程可以包括化学机械研磨(chemical mechanical polishing；CMP)制程及/或湿蚀刻制程。在一些实施例中，可以在形成导电材料130之前，使用例如PVD制程、CVD制程、或其类似制程来形成扩散阻障层(未显示)于隔离膜120上，以防止导线132从隔离膜120剥落或剥离。

参照图9，根据2中的步骤S312，依序地移除位在堆叠的缓冲层210和牺牲层220上的部分隔离膜120、牺牲层220、和缓冲层210。从而，暴露出基板100的前表面1002，并形成包围导线132的隔离衬层122。在一些实施例中，可以使用研磨制程(polishing process)将部分的隔离膜120从堆叠的缓冲层210和牺牲层220移除，并且使用湿蚀刻制程依序地移除牺牲层220和缓冲层210。在进行研磨制程期间，牺牲层220可以作为研磨停止层。在移除牺牲层220和缓冲层210之后，暴露出部分的隔离衬层122的外围1222。参照图9，导线132具有一端部表面1322，其位在基板100的前表面1002上方。

参照图10，根据图2的步骤S314，形成一导电部件140和包围该导电部件140的一绝缘层150于基板100、隔离衬层122、和导线132上。电性耦合到主要构件114及/或导线132的导电部件140包括交替堆叠的多个垂直元件144和多个水平元件142。在一些实施例中，主要构件114可以与通过导电部件140与彼此内连接以形成例如逻辑元件、存储器元件、输入/输出元件、芯片上系统(system-on-chip)元件、另一种合适类型的元件、或前述的组合。

可以通过电镀制程由铜或铝制成水平元件142；可以使用CVD制程由钨制成垂直元件144。参照图9和图10，绝缘层150包围隔离衬层122的外围1222的暴露部分，并且覆盖基板100的部分前表面1002以及透过导电部件140而暴露出来的导线132的部分端部表面1322。绝缘层150包括氧化硅、氮化硅、氮氧化物、硼硅酸盐玻璃(borosilicate glass；BSG)、低介电常数(k)材料，另一种合适的材料、或前述的组合。绝缘层150的形成包括通过CVD或旋涂进行一种或多种制程。在一些实施例中，可使用现有的镶嵌制程形成水平元件142和垂直元件144于绝缘层140中。在一些实施例中，于例如后端(back-end-of-line BEOL)制程中形成导电部件140和绝缘层150。

参照图11和图12，根据图2的步骤S316进行薄化制程以薄化半导体晶圆111。从而，暴露出隔离衬层122的外围1222的另一部分，与由绝缘层150包围的外围1222的该部分相对。参照图11，在进行薄化制程之前，将图10中所得的结构上下翻转并通过黏合层252接合到载体晶圆250。换句话说，绝缘层150与粘合层252接触。载体晶圆250可以是空白玻璃载体、空白陶瓷载体、或其类似材料。粘合层252在暴露于热或光时可被分解，因此粘合层252可将载体晶圆250从薄化结构释放。在一些实施例中，载体晶圆250可为可重复使用的，故其可以在移除之后再次使用。换句话说，载体晶圆250可被再次利用；例如，载体晶圆250可以重复地进行步骤S316以制造中间结构，如图11和12所示。

半导体晶圆111的薄化包括(1)在半导体晶圆111上进行研磨制程以减少其厚度，从而形成接地晶圆(ground wafer)111'，以及(2)进行蚀刻制程以暴露出绝缘衬层122的外围1222的另一部分，从而形成经蚀刻的晶圆112。经蚀刻的晶圆112和主要构件114构成基板110。在图11中，虚线表示半导体晶圆111的原始厚度，并且隔离衬层122并未透过接地晶圆111'而暴露。在图12中，虚线表示接地晶圆111'的原始厚度。在一些实施例中，进行减少接地晶圆111'的厚度的蚀刻制程，直到隔离衬层122的端部表面1224与经蚀刻的晶圆112的后表面1122之间的距离D介于0.5μm至10μm的范围之间，例如约5μm。进行薄化制程之后，位于导线132上剩余的隔离衬层122具有钝化作用，用以在研磨和蚀刻制程之后的清洗制程期间，为接地晶圆111'和经蚀刻的晶圆112屏蔽导线132中的金属材料。

参照图13，根据图2的步骤S318，形成第一介电层160于经蚀刻的晶圆112的后表面1122和隔离衬层122的暴露部分上。共形且均匀地形成第一介电层160于经蚀刻的晶圆112和隔离衬层122上。换句话说，第一介电层160的拓扑跟随经蚀刻的晶圆112和隔离衬层122的暴露部分的拓扑。第一介电层160具有第一厚度T1，其可以例如介于0.5μm至3μm的范围之间，例如约2μm。第一介电层160包括像是氧化硅或氮化硅的含硅材料。在一些实施例中，可以使用旋涂制程、等离子体增强(plasma-enhanced)CVD制程、或可以形成介电材料的另一种合适的制程来形成第一介电层160。

参照图14，根据图2的步骤S320，形成一金属层170于第一介电层160上。共形且均匀地沉积金属层170于第一介电层160上，使得第一介电层160被埋藏在金属层170中。第一介电层160作为缓冲层以减轻金属层170和隔离衬层122之间界面处的应力，并用于屏蔽金属层170中的金属材料使其不进入经蚀刻的晶圆112。

金属层170的第二厚度T2实质上等于或大于第一介电层160的第一厚度T1。在一些实施例中，第二厚度T2可以介于例如1μm至5μm的范围之间，例如2μm。金属层170可以包括铜、铝、钨、钴、钛、金、铂、或前述之组合。可以使用CVD制程、PVD制程、或溅镀制程来形成金属层170。

参照图15，根据图2的步骤S322，沉积一第二介电层180于金属层170上。共形且均匀地沉积第二介电层180于金属层170上。沉积第二介电层180直到经蚀刻的晶圆112之上的第二介电层180的顶表面181位于导线132的端部表面1324上方。第二介电层180包括含硅材料，并且具有一第三厚度T3，其实质上等于或大于第一介电层160的第一厚度T1。在一些实施例中，第三厚度T3可以例如介于0.5μm至5μm的范围之间，例如3μm。在一些实施例中，第一和第二介电层160和180可以具有不同的介电材料。例如，使用旋涂制程、等离子体增强CVD制程、或可以形成介电材料的另一种合适的制程来形成包括氧化硅或氮化硅的第二介电层180。

参照图16，根据图2的步骤S324，进行研磨制程以研磨掉部分的隔离衬层122、第一介电层160、金属层170、和第二介电层180。据此，暴露出导线132并且形成包括导线132和隔离衬层124的多个硅穿孔插塞190，其中导线132被隔离衬层134围绕。剩余的第一介电层(在下文中称为“介电层”)162、剩余的金属层172、和剩余的第二介电层182设置于硅穿孔插塞190的两侧。在一些实施例中，研磨制程包括化学机械研磨(CMP)制程及/或湿蚀刻制程。在一些实施例中，覆盖金属层170的第二介电层180可以在研磨过程期间用来保持期望的研磨速率。

参照图17，将第二光阻掩模260施加在介电层162、剩余的金属层172、部分剩余的第二介电层182、以及硅穿孔插塞190上。第二光阻掩模260用于图案化剩余的金属层172和剩余的第二介电层182。形成第二光阻掩模260的步骤包括：(1)涂布光敏材料于介电层162、剩余的金属层172、剩余的第二介电层182、和硅穿孔插塞190上、(2)将光敏材料曝光于一图案(未显示)；(3)进行曝光后烘烤制程(post-exposure bake process)；以及(4)显影光敏材料，从而形成窗口262以暴露出部分剩余的第二介电层182(在硅穿孔插塞190之间)。硅穿孔插塞190受到第二光阻掩模260保护。

参照图18，根据图2的步骤S326，进行图案化制程以移除透过第二光阻掩模260而暴露出来的部分剩余的第二介电层182和剩余的金属层172。从而，形成了重分布层174和覆盖层184。参照图17至图18，使用一种或多种非等向性制程通过第二光阻掩模260中的窗口262依序地蚀刻剩余的第二介电层182和剩余的金属层172。在形成重分布层174和覆盖层184之后，例如，使用灰化制程或剥离制程来移除第二光阻掩模260。

如图19所示，在形成重分布层174和覆盖层184之后，将一第三光阻掩模270施加于重分布层174和覆盖层184上。如图19所示，第三光阻掩模270包括多个窗口272以暴露出介电层162、部分的重分布层174、部分的覆盖层184、和硅穿孔插塞190。第三光阻掩模270的形成包括(1)使用旋涂制程将光敏材料施加在介电层162、重分布层174、覆盖层184、和硅穿孔插塞190上；(2)使用软烤制程干燥光敏材料；以及(3)进行微影制程以形成窗口272。

参照图20，根据图2的步骤S328，设置多个凸块200以将重分布层174连接至硅穿孔插塞190。凸块200作为导线132和重分布层174之间的电性内连接。凸块200的安装可以通过先将助焊剂(未显示)放置于介电层162、部分的重分布层174和覆盖层184、和硅穿孔插塞190上，然后将凸块200设置于助焊剂上；一旦凸块200与助焊剂接触，就可以进行回焊以使凸块200的材料和助焊剂回流，以将凸块200物理性接合到导线132和重分布层174。

参照图21，可以使用灰化制程或湿剥离制程来移除第三光阻掩模270，其中，湿剥离制程可以化学性地改变第三光阻掩模270，使其不再黏附至介电层162、重分布层174、和覆盖层184。

本公开的一方面提供了一种半导体元件。该半导体元件包括一基板、一导电部件、一重分布层、至少一硅穿孔插塞、以及至少一凸块。该导电部件设置于该基板的一前表面之上。该重分布层设置于与该前表面相对的一后表面之上。该硅穿孔插塞穿过该基板并接触该导电部件。该凸块将该重分布层连接至该硅穿孔插塞。

本公开的一方面提供一种半导体元件的制备方法。该方法包括以下步骤：形成至少一沟槽于一半导体晶圆中；沉积一隔离膜于该沟槽中；沉积一导电材料于该隔离膜上以形成至少一导线于该沟槽中；形成一导电部件于该半导体晶圆的一前表面之上，其中该导电部件电性耦合至该导线；薄化该半导体晶圆直到该半导体晶圆的一后表面位于该隔离膜的一端部表面下方；形成一金属层于该隔离膜透过该半导体晶圆而暴露出来的一外围之上和与该前表面相对的一后表面之上；进行一研磨制程以移除部分的该金属层和该隔离膜直到暴露出该导线；以及形成至少一凸块将剩余的该金属层连接至该导线。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或前述的组合替代上述的许多制程。

再者，本申请的范围并不受限于说明书中的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。