CAN发射器

技术领域

本公开涉及一种控制器局域网(CAN)发射器，其中通过使用利用多相时钟信号切换的多个数模转换器(DAC)使输出电平之间的转变平滑。

背景技术

CAN收发器需要能够耐受或抵抗高压信号，通常高达约40V。CAN总线信号本身是2V的差分信号，集中在约VCC/2，通常为2.5V。然而，共模电压由于电磁干扰可介于-40V至+40V之间。对于较高的位速率规范，例如当前所提出的CAN XL规范，可能需要混合信号架构。高压混合信号处理中的晶体管特征大小通常在大小和频率方面受到限制，例如130nm的处理节点受限于高达约500MHz的同步设计。大小减小的处理节点对于独立的CAN收发器来说并不具有成本效益。有限的时钟速度会降低CAN发射器在输出电平之间生成平滑转变的能力，这可能需要限制来自急剧转变的电磁干扰。因此，将有利的是，能够设计关于CAN发射器输出的高电平与低电平之间的期望转变以在不需要更昂贵处理的情况下减少电磁干扰。

发明内容

根据第一方面，提供一种CAN发射器，包括：

振荡器，所述振荡器被配置成生成具有n个等间隔相位的时钟信号，其中n是大于1的整数；

n个数模转换器DAC，每个DAC具有连接到所述时钟信号的n个相位中的一者且连接到公共数据输入线的输入，每个DAC被配置成在由所述数据输入线上的信号的与所述时钟信号的所述n个相位中的一者同步的转变触发时，提供以M个离散步长在第一输出电平与第二输出电平之间转变的输出信号；以及

输出放大器级，所述输出放大器级被配置成根据来自所述n个DAC中的每一者的输出信号的组合提供差分CAN输出信号。

CAN发射器的优点在于，多个时钟相位允许多个DAC以等于时钟信号的频率的n倍的有效时钟频率一起操作。这允许使用更多数目的离散步长在第一输出电平与第二输出电平之间转变，使得每个转变更加平滑，从而减少电磁干扰。另外的优点在于，与正发射的数据的频率相比，步长间隔的频率增加了数倍，从而将电磁干扰频率提高到频谱的不同部分，所述电磁干扰频率可例如通过低通滤波器抑制。这样做的效果是可以明显减少电磁干扰。

每个DAC可以被配置成提供相同的M个离散步长。所述M个离散步长可被分级为越接近所述第一输出电平和所述第二输出电平越小而越靠近所述第一输出电平与所述第二输出电平之间的中点越大，由此估算CAN输出信号的每个转变的高斯形状。还可以配置其它形状的转变。由于每个DAC是依序触发的，因此每个DAC的一般高斯形状使得DAC能够一起操作以提供总体更光滑的转变。哪个DAC首先被触发并不重要，这是因为每个DAC都以相同的M个离散步长相同地操作。

每个DAC可例如包括移位寄存器和用于提供输出信号的多个开关电阻器，移位寄存器存储用于依序操作多个开关电阻器的M个离散步长。替代性实施方案可例如使用开关电流源代替开关电阻器。对于任一实施方案，当利用公共数据输入线路上的通过时钟相位中的一者计时的输入信号转变触发移位寄存器之后，移位寄存器以设定序列操作多个开关电阻器或开关电流源，以输出所述输出信号中的M个离散步长。随后依序触发后续DAC，从而提供组合以提供CAN输出信号的相同设定序列。

离散步长的数目M可以是整数4或更大的整数。不存在对值M的特定限制，所述值M可取决于所需分辨率而进行选择。每个转变中的步长的总数目是M和n的倍数。

振荡器可以是环形振荡器，其中取决于进行转变所需的精细程度，时钟相位的数目和DAC的数目n可以是奇数3或更大的奇数，例如3、5、7、9或更大的奇数。使用能够提供偶数个时钟相位的其它振荡器拓扑，偶数个时钟相位也是可能的。由于每个DAC中的相同离散步长引起每个离散步长之间的线性内插，因此较高数目将逐渐获得有限的益处。然而，较高数目将有利于提高任何所得电磁干扰的频率，这可使得此类干扰的滤波更容易。使用环形振荡器的实际实施方案可具有奇数个相位，至多9个。特定例子可采用具有3个或5个时钟相位的环形振荡器。

输出放大器级可通常包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管和所述第二输出晶体管被配置成提供差分CAN输出信号的相应第一输出电平和第二输出电平。每个输出晶体管可例如是MOSFET晶体管，其中第一输出晶体管是P沟道MOSFET晶体管且第二输出晶体管是N沟道MOSFET晶体管。

由于输出晶体管可能需要由比对于DAC可能实用的电压信号更高的电压信号驱动，因此每个DAC可包括第一高侧DAC和第二低侧DAC，第一高侧DAC被配置成向第一输出晶体管提供输出以驱动差分CAN输出信号的第一高侧，并且第二DAC被配置成向第二输出晶体管提供输出以驱动差分CAN输出信号的第二低侧。可针对每个时钟相位提供第一电平移位器，每个电平移位器连接在公共数据输入线与相应DAC之间，每个第一电平移位器被配置成向对应的第一高侧DAC提供利用n个相位中的相应一者同步的输入数据信号的第一高侧已移位输入信号，并且向对应的第二低侧DAC提供利用n个相位中的相应一者同步的输入数据信号的第二低侧已移位输入信号。第二电平移位器还可以连接在相应DAC的n个相位中的每一者之间，每个第二电平移位器被配置成向对应的第一高侧DAC提供第一高侧已移位时钟相位并且向对应的第二低侧DAC提供第二低侧已移位时钟相位。

根据第二方面，提供一种操作包括振荡器、n个数模转换器DAC——n是大于1的整数——以及输出放大器级的CAN发射器的方法，所述方法包括：

所述振荡器生成具有n个等间隔相位的时钟信号；

所述n个DAC中的每一者从公共数据输入线依序接收所述时钟信号的所述n个相位中的相应一者和数据输入信号；

每个DAC在由所述数据输入信号的与所述时钟信号的所述n个相位中的所述一者同步的转变触发时提供以M个离散步长在第一输出电平与第二输出电平之间转变的输出信号；以及

所述输出放大器级根据来自所述n个DAC中的每一者的输出信号的组合提供差分CAN输出信号。

数据输入信号可与来自振荡器的时钟信号异步。

与第一方面相关的其它特征还可适用于第二方面的方法。

本发明的这些以及其它方面将从下文所描述的实施例变得显而易见，并且将参考下文所描述的实施例阐明本发明的这些以及其它方面。

附图说明

将参考图式仅借助于例子描述实施例，在附图中：

图1是示例CAN发射器的简化示意图；

图2是CAN输出信号电压随时间而变的示意性曲线图；

图3是示例CAN发射器的示意图；

图4是示例CAN发射器的示意图；并且

图5是用于图4的CAN发射器的示例电平移位器电路的示意图。

应注意，图是图解说明且未按比例绘制。为在图式中清楚和方便起见，这些图的各部分的相对尺寸和比例已通过在大小上放大或缩小而示出。相同的附图标记一般用于指代修改的和不同的实施例中的对应或类似特征。

具体实施方式

本文中所描述的是构想为设计稳健且易于实施的DAC概念。由于当前CAN FD和CANFD SIC发射器在500MHz下的现有2ns时间分辨率不够细粒度，因此所述概念与支持具有更快边沿时序的CAN XL的提高数据速率特别相关。优选地需要小于1ns的时间分辨率。然而，对于生成发射器DAC控制信号的数字机器，超过1GHz的时钟信号可能会过快。因此，使用现有技术可能无法实现时序收敛。

代替使用单相时钟，实施多相计时方案。多个相位可各自具有相对较低的速度，但集合以综合方式生成所需的更精细时间分辨率。3相计时方案可能被证明是足够的，并且3个相位也很容易利用环形振荡器生成，所述环形振荡器由连接成环形的3个反相器组成。可从环形振荡器核心直接获取3相时钟，0/120/240度。通过并联添加3个DAC，每个DAC利用3相时钟中的一者计时，有效时钟速度提高3倍。

可选择350MHz的时钟，从而产生1050MHz的有效时钟，确保略低于1ns的时间分辨率。

为了最小化CAN XL发射器的电磁发射(EME)，高斯波整形用于从高电平到低电平的转变，且用于从低电平到高电平的转变。高斯波形组合最快的可能转变与窄带宽，从而产生最小的频谱发射。

对于CAN XL，使用三个16抽头DAC的转变时间以48个步长量化。重复相同的抽头系数3次会产生理想高斯波形的良好分段线性近似，并产生低发射频谱。因此，转变期间的48个步长可由3个相同的并联16抽头DAC生成，每个DAC利用环形振荡器的3个相位中的一者计时。CAN XL信号是真差分信号，因此从开始到结束转变都是对称的，从而产生对称的抽头系数。转变从开始向中间逐渐加速，然后向结束逐渐减速。转变开始时的步长与转变结束时的步长一样大。因此，16抽头DAC是对称的。对于16抽头DAC，总共可实施7个不同的抽头系数值。转变的中间区段可以利用重量相等的(未成形的)抽头生成。

图1示出了包括环形振荡器101、多个DAC 102

输出放大器级103是高压共源共栅放大器，其提供呈第一高电平CANH和第二低电平CANL形式的差分CAN输出信号。将差分CAN输出信号提供到例如车载的CAN总线。CAN总线可通常需要利用高达约40V的共模电压电平操作，而由放大器103提供的差分信号为约2V。技术人员将熟悉CAN总线和网络其它方面的具体细节。

每个DAC 102

如图3中的示例CAN发射器300所示，三个并联的DAC 102

类似于图1中的例子，在图3所示的示例CAN发射器300中，环形振荡器301向相应DAC 302提供具有三个相位clk_0、clk_120、clk_240的时钟信号，针对时钟信号的n个相位中的每一者提供一个DAC 302。数据输入信号data_in提供在数据输入线304上，并且针对每个相位利用同步器305与时钟信号相位同步。可利用双级联触发器实施的每个同步器305确保data_in信号的每个转变与由振荡器301提供的时钟信号的每个相位同步，这是因为data_in信号中的转变的到达时间与由环形振荡器301提供的时钟信号异步。

输出放大器级303包括驱动差分CAN输出信号的高电平CANH侧的P沟道MOSFET 306和驱动差分CAN输出信号的低电平CANL侧的N沟道MOSFET 308。P沟道MOSFET使其源极连接到DAC 302中的每一者的高电平输出端、使其栅极连接到接地并且使其漏极经由第一输出二极管307连接到CANH输出。N沟道MOSFET 308使其源极连接到DAC 302中的每一者的低电平输出、使其栅极连接到电源电压Vcc并且使其漏极经由第二输出二极管309连接到CANL输出。输出放大器级303的布置使得输出信号的各侧取决于来自DAC 302中的每一者的输出的总和，这是因为从每个DAC 302提供的电流在输出放大器级303的输入处加在一起。

每个DAC 302中的标准单元的标称电源额定值可为1.5V(当前使用的工艺的典型标称电源额定值)。对于NMOS侧，可直接使用这些单元。这一侧可被定义为“低侧”。对于PMOS侧(被称为“高侧”)，标准逻辑单元可替代地指代可处于5.0V的VCC电源轨。此电压可能过高而无法直接施加到标准逻辑单元。因此，可能需要比VCC电位低1.5V的额外电源轨。专用稳压器(LDO)可用于提供低侧电源(比接地电位高1.5V)和高侧电源(比VCC电位低1.5V)两者。此稳压器具有从公共参考发生器偏置的两个输出级。低侧输出级由NMOS晶体管组成，而高侧输出级由PMOS晶体管组成。高侧电路在拓扑方面与低侧电路相同。高侧版本可以被视为低侧版本的“翻转”版本，其中NMOS和PMOS是互换的。图4中示出了其中实施低侧DAC和高侧DAC的示例CAN发射器400。所述布置类似于图3的布置，但其中每个DAC 402包括第一高侧DAC 402

对于每个时钟相位，每个DAC 402经由第一和第二高侧/低侧电平移位器411、412连接到由环形振荡器401和数据输入线404上的数据输入信号data_in提供的时钟信号相位。电平移位器411、412和DAC 402

数据输入信号和3相时钟信号来源于“低侧”电路且因此需要电平移位到高侧，以驱动每个DAC的高侧移位寄存器。(其例子示出于图5中的)AC耦合电平移位器500可借助于正DC反馈与内部静态电平复位功能一起使用，所述正DC反馈软锁存新状态且因此确保电路的稳定状态。这一软正反馈也称为“总线保持器”电路，其中在强反相器的反馈路径中采用弱反相器并且在输入信号变为三态的情况下确保稳定状态，这是总线系统的常见做法。因此被称为“总线保持器”。反馈需要变得弱(软)，以便总线上的任何有意信号可轻松改变强反相器的状态，而不会受到总线保持器的妨碍。通过添加100千欧的串联电阻(示出为图5中的R)，可使反馈变弱。电路500将速度(>1GHz)与准静态性能(DC)组合。为了确保高侧移位寄存器与低侧移位寄存器之间的时序平衡，针对所有数据和时钟信号使用相同的电平移位器单元，无论意图用于高侧(实际电平朝向VCC参考移位)还是低侧，其中无需严格进行电平移位。因此，高侧与低侧之间的时序偏移仅是由于电平移位器单元的不匹配和没有其它贡献引起的，两条路径相同。

图5中的电平移位器电路500包括相同的高侧电平移位器501和低侧电平移位器502，它们通过电容器C与输入信号Vin解耦。电容器仅需要隔离高侧电平移位器501中的较高电平DC信号，但实施于电平移位器501、502上以确保来自所述电平移位器501、502的输出信号紧密同步。

如果时钟相位clk_0、clk_120和clk_240以严谨的顺序出现，则整个DAC集合可接受异步数据输入信号。每个DAC输入之前的同步器块305、405确保任意到达的数据输入信号与针对每个特定DAC实例的本地生成的时钟信号同步，并且借助于电平移位器电路500的前述AC耦合电平移位器单元501、502将本地同步数据传播到低侧移位寄存器和高侧移位寄存器402

尽管是自由运行的，但振荡器101、301、401的频率可在工业测试仪上进行修整。环形振荡器的修整过程通常是简单的。由于频率修整，因此CAN总线上的合成波形的转变时间可变得非常精确。以此方式生成的波形可变得看起来接近仅由模拟构件生成的波，但过程扩展、电源电压依赖性和温度漂移大大降低。合成波在环境条件下非常稳定且非常适于大量生产。

通过阅读本公开，技术人员将明白其它变化和修改。此类变化和修改可能涉及控制器局域网领域中已知且可以代替本文中描述的特征使用或除了本文中描述的特征外还使用的等效和其它特征。

尽管所附权利要求书是针对特定特征组合的，但是应理解，本发明的公开内容的范围还包括本文中明确地或隐含地公开的任何新颖特征或任何新颖特征组合或所述新颖特征的任何概括，而不管所述新颖特征是否涉及与当前在任何权利要求中要求保护的本发明相同的发明或所述新颖特征是否缓和与本发明所缓和的技术问题相同的任一或全部技术问题。

在单独的实施例的上下文中描述的特征也可以在单个实施例中以组合形式提供。相反，为了简洁起见，在单个实施例的上下文中描述的各种特征也可以单独地或以任何合适的子组合形式提供。申请人特此提醒，在审查本申请或由此衍生的任何另外的申请期间，可以针对此类特征和/或此类特征的组合而制定新的权利要求。

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