存储字线的激活次数的存储器设备

相关申请的交叉引用

要求于2021年12月10日在韩国知识产权局提交的第10-2021-0176858号韩国专利申请的优先权，其全部内容通过引用并入本文。

技术领域

本公开涉及一种存储器设备。

背景技术

随着存储器集成度的增加，包括在存储器中的多个字线之间的间隙减小。随着字线之间的间隙减小，相邻字线之间的耦合效应增加。

另一方面，每次数据输入到存储器单元或从存储器单元输出时，字线在激活(活动)状态和去激活状态之间切换。如上所述，当相邻字线之间的耦合效应增加时，存在损坏连接到与经常被激活的字线相邻的字线的存储器单元的数据的现象。这种现象被称为行锤击，这可能导致由于字线干扰，在存储器单元被刷新之前，存储器单元的数据被损坏的现象的发生。

发明内容

本发明构思的实施例提供了一种具有改进的产品可靠性的存储器设备。

本发明构思的实施例提供了一种存储器设备，包括：存储器组阵列，该存储器组阵列包括第一边缘存储器块、第二边缘存储器块以及在第一边缘存储器块和第二边缘存储器块之间的多个存储器块；多个读出放大器，设置在多个存储器块之间，该多个读出放大器当中的每个对应的读出放大器连接到多个存储器块当中的在该对应的读出放大器的一侧的存储器块的第一位线和多个存储器块当中的在该对应的读出放大器的另一侧的存储器块的第一互补位线；第一边缘读出放大器，连接到第一边缘存储器块的第二位线和第二互补位线；和第二边缘读出放大器，连接到第二边缘存储器块的第三位线和第三互补位线。

本发明构思的实施例还提供了一种存储器设备，包括：多个存储器块，包括多个第一字线和连接到多个第一字线并存储数据的多个第一存储器单元；存储器组阵列，包括第一边缘存储器块和第二边缘存储器块，该第一边缘存储器块和第二边缘存储器块包括多个第二字线和连接到多个第二字线并存储多个第一字线中的每一个的激活次数的多个第二存储器单元；和控制逻辑电路，其响应于激活命令，激活多个第一字线当中的对应于激活命令的行地址的第三字线，和多个第二字线当中的与多个第二存储器单元当中存储第三字线的激活次数的存储器单元连接的字线。第一边缘存储器块设置在存储器组阵列的第一边缘处，并且第二边缘存储器块设置在存储器组阵列的第二边缘处。

本发明构思的实施例还提供了一种存储器设备，包括：存储器组阵列，包括第一边缘存储器块、第二边缘存储器块以及在第一边缘存储器块和第二边缘存储器块之间的多个存储器块；和控制逻辑电路，其响应于激活命令，更新存储在第一边缘存储器块或第二边缘存储器块中的与激活命令的行地址相对应的字线的激活次数。第一边缘存储器块设置在存储器组阵列的第一边缘，并且第二边缘存储器块设置在存储器组阵列的第二边缘。

附图说明

鉴于下面参考附图对示例性实施例的详细描述，本公开的上述和其他方面和特征将变得更加明显，在附图中：

图1示出了用于解释根据本发明构思的一些实施例的存储器系统的框图；

图2示出了用于解释图1的存储器设备的框图；

图3示出了图2的存储器组阵列的平面图；

图4和图5示出了一起解释图3的存储器块的图；

图6、图7、图8、图9和图10示出了一起解释根据本发明构思的一些实施例的存储器设备的操作的图；

图11和图12示出了一起解释根据本发明构思的一些实施例的存储器设备的操作的图；

图13示出了根据本发明构思的一些实施例的半导体封装的图；

图14示出了根据本发明构思的一些实施例的半导体封装的图；

图15示出了根据本发明构思的一些实施例的半导体封装的图；并且

图16示出了根据本发明构思的一些实施例的存储器模块的图。

具体实施方式

作为本发明构思的领域的传统，可以根据执行所描述的一个或多个功能的块来描述和示出实施例。这些块在本文中可以被称为单元或模块等，由模拟和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理地实施，并且可选地由固件和/或软件驱动。电路可以例如体现在一个或多个半导体芯片中，或者在诸如印刷电路板等的基板支架上。构成块的电路可以由专用硬件、或者由处理器(例如，一个或多个编程的微处理器和相关电路系统)、或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合来实施。在不脱离本发明构思的范围的情况下，实施例的每个块可以在物理上被分成两个或更多个相互作用且离散的块。同样，在不脱离本发明构思的范围的情况下，实施例的块可以物理地组合成更复杂的块。

图1示出了根据本发明构思的实施例的存储器系统的框图。

参考图1，根据一些实施例的存储器系统1可以包括存储器控制器10和存储器设备20。

存储器控制器10和存储器设备20中的每一个包括用于彼此通信的接口(未示出)。接口可以通过用于传输命令CMD、地址ADDR、时钟信号CLK等的控制总线11和用于传输数据DATA的数据总线12连接。命令CMD可以被认为包括地址ADDR。存储器控制器10可以向存储器设备20提供例如刷新命令、用于设置存储器设备20的模式寄存器的命令等。

存储器控制器10可以生成用于控制存储器设备20的命令CMD，并且根据存储器控制器10的控制，可以将数据DATA写入存储器设备20，或者可以从存储器设备20读取数据DATA。

图2示出了图1的存储器设备的框图。

参考图2，存储器设备20可以包括控制逻辑210(例如，控制逻辑电路)、地址寄存器220、组控制逻辑230(例如，组控制逻辑电路)、行地址复用器(RA MUX)240、刷新计数器242、刷新地址生成器244、列地址锁存器250、行译码器260、列译码器270、存储器单元阵列280、读出放大器285、I/O门控电路290和数据I/O缓冲器295。

存储器单元阵列280可以包括多个存储器组阵列280a至280h。图2被示为包括但不限于八个存储器组阵列280a至280h。

多个存储器组阵列280a至280h中的每一个可以包括多个字线WL、多个位线BL和形成在字线WL和位线BL相交的点处的多个存储器单元MC。

组行译码器260可以包括分别连接到多个存储器组阵列280a至280h的多个组行译码器260a至260h。列译码器270可以包括分别连接到多个存储器组阵列280a至280h的多个列译码器270a至270h。读出放大器285可以包括分别连接到多个存储器组阵列280a至280h的多个读出放大器285a至285h。

地址寄存器220可以从存储器控制器(图1的10)接收包括组地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将接收的组地址BANK_ADDR提供给组控制逻辑230，将接收的行地址ROW_ADDR提供给行地址复用器240，并将接收的列地址COL_ADDR提供给列地址锁存器250。

组控制逻辑230可以响应于组地址BANK_ADDR而生成组控制信号。响应于这样的组控制信号，多个组行译码器260a至260h当中对应于组地址BANK_ADDR的组行译码器被激活，并且多个组列译码器270a至270h中对应于组地址BANK_ADDR的组列译码器可以被激活。

刷新计数器242可以根据控制逻辑210的控制顺序输出目标行地址REF_ADDR。

行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且从刷新地址生成器244接收刷新行地址RRA。行地址复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址RRA作为行地址RA。从行地址复用器240输出的行地址RA可以被施加到多个组行译码器260a至260h中的每一个。

在多个组行译码器260a至260h当中，由组控制逻辑230激活的组行译码器可以译码从行地址复用器240输出的行地址RA，并激活对应于行地址的字线。例如，被激活的组行译码器可以向对应于行地址的字线施加字线驱动电压。

列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并临时存储接收的列地址COL_ADDR。列地址锁存器250可以在突发模式下逐渐增加接收的列地址COL_ADDR。列地址锁存器250可以向多个列译码器270a至270h中的每一个施加临时存储的或逐渐增加的列地址COL_ADDR。

多个列译码器270a至270h当中由组控制逻辑230激活的组列译码器可以通过对应的I/O门控电路290激活与组地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。

I/O门控电路290可以包括输入数据掩码逻辑、用于存储从多个存储器组阵列280a至280h输出的数据的读取数据锁存器、用于将数据写入多个存储器组阵列280a至280h的写入驱动器，以及用于门控输入和输出数据的电路。

将从多个存储器组阵列280a至280h之一读取的数据DQ可以由对应于一个组阵列的读出放大器285a至285h之一读出，并存储在读取数据锁存器中。存储在读取数据锁存器中的数据DQ可以通过数据I/O缓冲器295提供给存储器控制器10。例如，可以从存储器控制器10向数据I/O缓冲器295提供时钟CLK。

将被写入多个存储器组阵列280a至280h之一的数据DQ被提供给I/O门控电路290，并且I/O门控电路290可以通过写入驱动器将数据写入一个组阵列。

控制逻辑210可以控制存储器设备20的操作。例如，控制逻辑210可以生成控制信号，使得存储器设备20执行写入操作或读取操作。控制逻辑210可以包括命令译码器211和模式寄存器212，命令译码器211译码从存储器控制器10接收的命令CMD，模式寄存器212用于基于模式寄存器集合(mode register set，MRS)设置存储器设备20的操作模式。

存储器设备20可以在从外部(例如，图1的存储器控制器10)接收写入命令或读取命令之前接收激活命令。可以基于激活命令选择连接到存储器设备20的字线WL的所有存储器单元MC。此后，当存储器设备20接收到写入命令或读取命令时，可以选择多个位线BL。可以在连接到所选位线BL的存储器单元MC中执行数据输入和输出。

另一方面，存储器单元MC可以是例如DRAM存储器单元。存储器单元MC可以连接到一个字线WL和一个位线BL中的每一个。存储器单元MC可以通过单元电容器存储电荷。因为由于存储器单元MC的结构，存储器单元MC生成漏电流，所以存储在单元电容器中的数据可能丢失。

因此，存储器设备20可以执行刷新操作，用于对存储器单元MC中的数据进行再充电，以防止存储在存储器单元MC中的数据被漏电流改变。

刷新操作包括自动刷新、自刷新等。自动刷新是指存储器设备20根据从外部施加的刷新命令执行刷新操作的模式，而自刷新是指存储器设备20自主执行刷新操作，同时根据从外部施加的刷新命令顺序地改变内部地址的模式。

近年来，除了正常的刷新操作之外，已经对其中数据可能由于行锤击现象而丢失的特定字线的存储器单元执行了额外的刷新操作。行锤击现象是指连接到对应的字线或相邻字线的存储器单元的数据由于高激活次数而被损坏的现象。

为了防止这种行锤击现象，对被激活超过预定次数的字线执行额外的刷新操作。这通常被称为目标行刷新(target-row refresh，TRR)操作。可以对每个字线的激活次数进行计数，以执行目标行刷新操作。

在一些实施例中，存储器单元阵列280可以存储包括在存储器单元阵列280中的所有字线WL中的每一个的激活次数。例如，控制逻辑210可以响应于激活命令，更新与包括在激活命令中的行地址相对应的字线的激活次数。因此，控制逻辑210可以生成多个控制信号CRA和CCA。在下文中，将参考图5提供详细描述。

在一些实施例中，当字线WL的激活次数超过阈值时，控制逻辑210可以向刷新地址生成器244提供对应于字线WL的行地址A_ADDR。刷新地址生成器244可以输出行地址A_ADDR作为刷新行地址RRA。作为结果，可以对行地址A_ADDR执行刷新操作(即，目标刷新操作)。对于每个字线，阈值可以相同或不同。

因此，由于根据一些实施例的存储器设备20存储所有字线WL中的每一个的激活次数并执行刷新操作，所以可以进一步提高可靠性。

图3示出了图2的存储器组阵列的平面图。

将描述图2的存储器组阵列280a、行译码器260a和列译码器270a作为示例。存储器组阵列280a、行译码器260a和列译码器270a的描述可以以相同的方式应用于图2的存储器组阵列280b至280h、行译码器260b至260h和列译码器270b至270h。

参考图3，在根据一些实施例的存储器设备中，存储器组阵列280a可以放置在行译码器260a和列译码器270a之间。行译码器260a和列译码器270a可以围绕存储器组阵列280a。

存储器组阵列280a可以包括多个第一读出放大器SA(例如，SA1至SAm)、第一边缘读出放大器ESA1(例如，ESA11至ESA1m)、第二边缘读出放大器ESA2(例如，ESA21至ESA2m)、多个垫MAT1至MAT8、第一边缘垫EMAT1和第二边缘垫T2。

第一边缘垫EMAT1可以放置在存储器组阵列280a的第一边缘处。第二边缘垫EMAT2可以放置在存储器组阵列280a的第二边缘处。第一边缘和第二边缘可以彼此相对。即，第一边缘垫EMAT1和第二边缘垫EMAT2可以是放置在存储器组阵列280a外部的垫。

第一边缘垫EMAT1可以包括沿一个方向布置的多个第一边缘存储器块EBLK11至EBLK1m。第二边缘垫EMAT2可以包括沿一个方向布置的多个第二边缘存储器块EBLK21至EBLK2m。

多个垫MAT1至MAT8可以放置在第一边缘垫EMAT1和第二边缘垫EMAT2之间。图3示出包括但不限于八个垫(MAT1至MAT8)。

第一垫MAT1可以包括沿一个方向布置的多个第一存储器块BLK11至BLK1m，第二垫MAT2可以包括沿一个方向布置的多个第二存储器块BLK21至BLK2m，第三垫MAT3可以包括沿一个方向布置的多个第三存储器块BLK31至BLK3m，第四垫MAT4可以包括沿一个方向布置的多个第四存储器块BLK41至BLK4m，第五垫MAT5可以包括沿一个方向布置的多个第五存储器块BLK51至BLK5m，第六垫MAT6可以包括沿一个方向布置的多个第六存储器块BLK61至BLK6m，第七垫MAT7可以包括沿一个方向布置的多个第七存储器块BLK71至BLK7m，并且第八垫MAT8可以包括沿一个方向布置的多个第八存储器块BLK81至BLK8m。

第一边缘读出放大器ESA1可以放置在第一边缘垫EMAT1的一侧。第一边缘读出放大器ESA1可以放置在第一边缘垫EMAT1和列译码器270a之间。第一边缘读出放大器ESA1可以包括沿一个方向布置的多个第一边缘读出放大器ESA11至ESA1m。第一边缘读出放大器ESA1可以连接到第一边缘垫EMAT1。

第二边缘读出放大器ESA2可以放置在第二边缘垫EMAT2的另一侧。第二边缘读出放大器ESA2可以包括沿一个方向布置的多个第二读出放大器ESA21至ESA2m。第二边缘读出放大器ESA2可以连接到第二边缘垫EMAT2。

多个读出放大器SA可以放置在多个垫MAT1至MAT8之间。多个读出放大器SA可以放置在彼此相邻的垫MAT1至MAT8之间。读出放大器SA可以放置在第一边缘垫EMAT1和与第一边缘垫EMAT1相邻的垫MAT1之间。读出放大器SA可以放置在第二边缘垫EMAT2和与第二边缘垫EMAT2相邻的垫MAT8之间。

每个读出放大器SA可以包括在一个方向上布置的多个读出放大器SA1至SAm。每个读出放大器SA可以连接到放置在读出放大器SA的一侧的MAT1至MAT8以及放置在另一侧的MAT1至MAT8。彼此相邻的MAT1至MAT8可以共享放置在它们之间的读出放大器SA。例如，第一存储器块BLK11和第二存储器块BLK21可以共享放置在它们之间的第一读出放大器SA1。

第一边缘垫EMAT1和与第一边缘垫EMAT1相邻的第一垫MAT1可以共享放置在它们之间的读出放大器SA。例如，第一边缘存储器块EBLK11和第一存储器块BLK11可以共享放置在它们之间的第一读出放大器SA1。第二边缘垫EMAT2和与第二边缘垫EMAT2相邻的第八垫MAT8可以共享放置在它们之间的读出放大器SA。例如，第二边缘存储器块EBLK21和与第二边缘存储器块BLK21相邻的第八存储器块BLK81可以共享放置在它们之间的读出放大器SA。

图4和图5示出了一起解释图3的存储器块的图。

将参考图3中的第一至第八存储器块BLK11至BLK81、第一边缘存储器块EBLK11和第二边缘存储器块EBLK21作为示例来描述图4和图5。第一至第八存储器块BLK11至BLK81、第一边缘存储器块EBLK11和第二边缘存储器块EBLK21的描述也可以应用于图3的剩余的第一至第八存储器块、剩余的第一边缘存储器块和剩余的第二边缘存储器块。

参考图4和图5，在根据一些实施例的存储器设备中，存储器组阵列可以包括具有折叠位线结构的存储器块和具有开放位线结构的存储器块。

具体地，第一边缘读出放大器ESA11可以连接到包括在第一边缘存储器块EBLK11中的多个第一位线BL1和多个第一互补位线BLB1。第一边缘读出放大器ESA11可以对包括在每个第一边缘存储器块BLK11中的存储器单元执行读取或写入操作。

第一边缘读出放大器ESA11可以包括多个第一边缘读出放大器ESA111至ESA11n。第一边缘读出放大器ESA111至ESA11n中的每一个可以连接到第一位线BL1和第一互补位线BLB1。

也就是说，连接到第一边缘读出放大器ESA11的多个第一位线BL1和多个第一互补位线BLB1可以具有折叠位线结构。

读出放大器SA1可以连接到放置在读出放大器SA1的一侧的存储器块BLK11至BLK81中包括的多个第二位线BL2和放置在读出放大器SA1的另一侧的多个第二互补位线BLB2。读出放大器SA1可以包括多个读出放大器SA11至SA1l。读出放大器SA11至SA1l中的每一个可以连接到第二位线BL和第二互补位线BLB2。

例如，第一边缘存储器块EBLK11和第一存储器块BLK11之间的读出放大器SA11可以连接到包括在第一边缘存储器块EBLK11中的第二互补位线BLB2和包括在第一存储器块BLK11中的第二位线BL2。第一存储器块BLK11和第二存储器块BLK21之间的读出放大器SA11可以连接到包括在第一存储器块BLK11中的第二互补位线BLB2和包括在第二存储器块BLK21中的第二位线BL2。第一存储器块BLK11和第二存储器块BLK21之间的读出放大器SA11可以对包括在第一存储器块BLK11中的存储器单元和包括在第二存储器块BLK21中的存储器单元执行读取或写入操作。此时，l可能大于n。此外，n是l的两倍。

也就是说，连接到读出放大器SA1的多个第二位线BL2和多个第二互补位线BLB2可以具有开放位线结构。

第二边缘读出放大器ESA21可以连接到包括在第二边缘存储器块EBLK21中的多个第三位线BL3和多个第三互补位线BLB3。第二边缘读出放大器ESA21可以对包括在第二边缘存储器块EBLK21中的存储器单元执行读取或写入操作。

第二边缘读出放大器ESA21可以包括多个第二边缘读出放大器ESA211至ESA21n。第二边缘读出放大器ESA211至ESA21n中的每一个可以连接到第三位线BL3和第三互补位线BLB3。

也就是说，连接到第二边缘读出放大器ESA21的多个第三位线BL3和多个第三互补位线BLB3可以具有折叠位线结构。

当存储器组阵列具有开放位线结构时，包括在放置在存储器组阵列的边缘处的存储器块中的位线是其中不存储数据的虚拟位线。也就是说，当存储器组阵列具有开放位线结构时，取决于该结构的特性，存储器设备可以包括不必要的垫(例如，诸如图3中的第一和第二边缘垫EMAT1和EMAT2)。

在根据本发明构思的一些实施例的存储器设备中，放置在存储器组阵列的边缘处的第一边缘存储器块EBLK11可以包括具有折叠位线结构的第一位线BL1和第一互补位线BLB1，并且第二边缘存储器块EBLK21可以包括具有折叠位线结构的第三位线BL3和第三互补位线BLB13。包括在第一至第八存储器块BLK11至BLK81中的存储器单元可以存储数据，并且包括在第一边缘存储器块EBLK11和第二边缘存储器块EBLK21中的存储器单元可以存储每个字线的激活次数。也就是说，根据一些实施例的存储器设备可以利用传统的虚拟区域作为用于存储每个字线的激活次数的区域。因此，即使存储器设备的面积没有显著增加，所有的字线可以各自存储激活次数。

此外，第一边缘存储器块EBLK11和第二边缘存储器块EBLK21能够通过分离的第一边缘读出放大器ESA11和第二边缘读出放大器ESA21执行读取操作和写入操作。因此，对包括在第一至第八存储器块BLK11至BLK81中的存储器单元的读取或写入操作可以独立于对包括在第一边缘存储器块EBLK11和第二边缘存储器块EBLK21中的存储器单元的读取或写入操作来执行。也就是说，对包括在第一至第八存储器块BLK11至BLK81中的存储器单元的读取或写入操作可以与对包括在第一边缘存储器块EBLK11和第二边缘存储器块EBLK21中的存储器单元的读取或写入操作同时执行。因此，可以防止由于存储每个字线的激活次数而导致的存储器设备的带宽的降低。

图6、图7、图8、图9和图10示出了一起解释根据本发明构思的一些实施例的存储器设备的操作的图。

参考图6，响应于激活命令，控制逻辑210可以激活与包括在激活命令中的行地址RA相对应的字线WL(RA)。组行译码器260a可以激活对应于行地址RA的字线WL(RA)。

控制逻辑210可以将其中存储了每个字线的激活次数的地址存储在存储器组阵列中。响应于激活命令，控制逻辑210可以激活与其中存储了字线WL(RA)的激活次数CV的地址相对应的字线WL(CRA)。

例如，字线WL(RA)的激活次数CV可以存储在第一边缘存储器块EBLK11的存储器单元CMC中。存储器单元CMC可以连接到字线WL(CRA)和位线BL(CCA)。字线WL(CRA)可以对应于行地址CRA，位线BL(CCA)可以对应于列地址CCA。控制逻辑210可以响应于激活命令向组行译码器260a提供行地址CRA。组行译码器260a可以激活对应于行地址CRA的字线WL(CRA)。

控制逻辑210可以向组列译码器270a提供列地址CCA，其中存储了激活次数CV。组列译码器270a可以选择对应于列地址CCA的位线BL(CCA)。第一边缘读出放大器ESA11可以从连接到字线WL(CRA)和位线BL(CCA)的存储器单元CMC读取激活次数CV。控制逻辑210可以被提供有来自第一边缘读出放大器ESA11的激活次数CV(例如，CV(WL))。

控制逻辑210可以更新激活次数CV。控制逻辑210可以例如将激活次数CV增加1，以生成激活次数CV’。

控制逻辑210可以再次在存储器单元CMC上写入激活次数CV’(例如，CV’(WL))。控制逻辑210可以向第一边缘读出放大器ESA11提供激活次数CV’。第一边缘读出放大器ESA11可以在连接到字线WL(CRA)和位线BL(CCA)的存储器单元CMC上写入激活次数CV’。

参考图7，在根据一些实施例的存储器设备中，不与第一边缘存储器块EBLK11和第二边缘存储器块EBLK21相邻的存储器块BLK21至BLK71中包括的字线的激活次数可以存储在第一边缘存储器块EBLK11中包括的存储器单元或第二边缘存储器块EBLK21中包括的存储器单元中。也就是说，每个字线的激活次数可以存储在第一边缘存储器块EBLK11和第二边缘存储器块EBLK21当中不与包括字线的存储器块BLK11至BLK81相邻的边缘存储器块EBLK11和EBLK21中。

例如，包括在第五存储器块BLK51中的字线WL(RA)的激活次数可以存储在包括在第一边缘存储器块EBLK11中的存储器单元CMC中。

响应于激活命令，可以激活与包括在激活命令中的行地址RA相对应的字线WL(RA)，以及与其中存储了字线WL(RA)的激活次数的地址相对应的字线WL(CRA)。选择对应于存储字线WL(RA)的激活次数的地址的位线BL(CCA)，并且可以从存储器单元CMC读取字线WL(RA)的激活次数。激活次数被更新，并且更新的激活次数可以被写入存储器单元CMC。

此时，由于字线WL(CRA)和字线WL(RA)包括在彼此不相邻的第一边缘存储器块EBLK11和第五存储器块BLK 51中，所以即使字线WL(CRA)和字线WL(RA)同时被激活，也不会发生干扰。因此，在一些实施例中，字线WL(CRA)可以与字线WL(RA)同时被激活。

类似地，包括在第二至第四存储器块BLK21至BLK41以及第六和第七存储器块BLK61和BLK71中的每个字线的激活次数可以存储在第一边缘存储器块EBLK11或第二边缘存储器块EBLK21中。

参考图8和图9，在根据一些实施例的存储器设备中，与第一边缘存储器块EBLK11或第二边缘存储器块EBLK21相邻的存储器块BLK11和BLK81中包括的字线的激活次数可以存储在不与存储器块BLK11和BLK81相邻的第一边缘存储器块EBLK11或第二边缘存储器块EBLK21中。

例如，参考图8，包括在与第二边缘存储器块EBLK21相邻的第八存储器块BLK81中的字线WL(RA)的激活次数可以存储在包括在第一边缘存储器块EBLK11中的存储器单元CMC中。

例如，参考图9，包括在与第一边缘存储器块EBLK11相邻的第一存储器块BLK11中的字线WL(RA)的激活次数可以存储在包括在第二边缘存储器块EBLK21中的存储器单元CMC中。

此时，由于字线WL(CRA)和字线WL(RA)包括在彼此不相邻的第一边缘存储器块EBLK11和第八存储器块BLK81中，如上所述，即使字线WL(CRA)和字线WL(RA)同时被激活，也不会发生干扰。因此，在一些实施例中，字线WL(CRA)可以与字线WL(RA)同时被激活。

此外，由于第一边缘存储器块EBLK11和第二边缘存储器块EBLK21连接到分离的第一边缘读出放大器ESA11和第二边缘读出放大器ESA21中的每一个，所以对第一和第二边缘存储器块EBLK11和EBLK21的存储器单元的读取或写入操作可以独立于对包括在第一和第八存储器块BLK11和BLK81中的存储器单元的读取或写入操作来执行。

如上所述，第二至第七存储器块BLK21至BLK71中的每个字线的激活次数可以存储在第一边缘存储器块EBLK11或第二边缘存储器块EBLK21中。

参考图10，在根据一些实施例的存储器设备中，包括在第一边缘存储器块EBLK11中的字线的激活次数可以存储在包括在第一边缘存储器块EBLK11中的存储器单元中。

例如，包括在第一边缘存储器块EBLK11中的字线WL(RA)的激活次数可以存储在包括在第一边缘存储器块EBLK11中的存储器单元CMC中。存储器单元CMC可以连接到字线WL(CRA)和位线BL(CCA)。此时，字线WL(CRA)可以与字线WL(RA)相同。也就是说，包括在第一边缘存储器块EBLK11中的字线的激活次数可以存储在连接到字线的存储器单元中。

类似地，包括在第二边缘存储器块EBLK21中的字线的激活次数可以存储在连接到字线的存储器单元中。

如上所述，第一存储器块BLK11中的每个字线的激活次数可以存储在第二边缘存储器块EBLK21中，第八存储器块BLK81中的每个字线的激活次数可以存储在第一边缘存储器块EBLK11中，并且第二至第七存储器块BLK21至BLK71中的每个字线的激活次数可以存储在第一边缘存储器块EBLK11或第二边缘存储器块EBLK21中。

图11和图12示出了一起解释根据本发明构思的一些实施例的存储器设备的操作的图。为了便于解释，下文将主要描述与关于图6至图10描述的不同之处。

参考图11，在根据一些实施例的存储器设备中，包括在存储器块BLK11至BLK81中的任何一个中的每个字线的激活次数可以存储在边缘存储器块EBLK11和EBLK21中的一个中。

例如，第五存储器块BLK51可以包括多个字线WL5。第一边缘存储器块EBLK11可以包括多个字线WL1。每个字线WL5的激活次数可以存储在连接到多个字线WL1的存储器单元CMC(WL5)中。

参考图12，在根据一些实施例的存储器设备中，包括在存储器块BLK11至BLK81中的任何一个中的每个字线的激活次数的一部分可以存储在第一边缘存储器块EBLK11中，其余的(即，剩余部分)可以存储在第二边缘存储器块EBLK21中。

例如，第五存储器块BLK51可以包括多个字线WL5。第一边缘存储器块EBLK11可以包括多个字线WL1。第二边缘存储器块EBLK21可以包括多个字线WL2。多个字线WL5的部分WL5_1中的每一个的激活次数可以存储在第一边缘存储器块EBLK11的存储器单元CMC1(WL5_1)中。部分WL5_1可以包括多个字线。多个字线WL5的其余WL5_2中的每一个的激活次数可以存储在第二边缘存储器块EBLK21的存储器单元CMC_1(WL5_2)中。部分WL5_2可以包括多个字线。

字线WL5_1和字线WL5_2可以不同地放置在第五存储器块BLK51内部。例如，字线WL5_1和字线WL5_2可以交替地放置在第五存储器块BLK51内部。例如，字线WL5_1可以放置在第五存储器块BLK51的一侧，并且字线WL5_2可以放置在第五存储器块BLK51的另一侧，但是不限于此。

包括在第一至第四存储器块BLK11至BLK41和第六至第八存储器块BLK61至BLK81中的每个字线的激活次数可以如图11所示存储，并且可以如图12所示存储。

图13示出了根据本发明构思的一些实施例的半导体封装的图。

参考图13，半导体封装1000可以包括堆叠存储器设备1100、片上系统1200、中介层1300和封装基板1400。堆叠存储器设备1100可以包括缓冲器管芯(die)1110和核心管芯1120至1150。

核心管芯1120至1150中的每一个可以包括存储器单元阵列。核心管芯1120至1150可以包括参考图1至12描述的存储器设备20。缓冲器管芯1110可以包括物理层(PHY)1111和直接存取区域(direct access region，DAB)1112。物理层1111可以通过中介层1300电连接到片上系统1200的物理层1210。堆叠存储器设备1100可以通过物理层1111从片上系统1200接收信号或者向片上系统1200发送信号。

直接存取区域1112可以提供可以测试堆叠存储器设备1100的存取路径，而无需穿过片上系统1200。直接存取区域1112可以包括可以与外部测试设备直接通信的导电装置(例如，端口或引脚)。通过直接存取区域1112接收的测试信号和数据可以通过TSV(Through-Silicon Via，硅通孔)1101发送到核心管芯1120至1150。从核心管芯1120至1150读取的用于测试核心管芯1120至1150的数据可以通过TSV 1101和直接存取区域1112发送到测试设备。因此，可以对核心管芯1120至1150进行直接存取测试。

缓冲器管芯1110和核心管芯1120至1150可以通过TSV 1101和凸块1102彼此电连接。缓冲器管芯1110可以通过为每个通道分配的凸块1102接收从片上系统1200提供给每个通道的信号。例如，凸块1102可以是微凸块。

片上系统1200可以使用堆叠存储器设备1100来执行由半导体封装1000支持的应用。例如，片上系统1200可以包括CPU(中央处理单元)、AP(应用处理器)、GPU(图形处理单元)、NPU(神经处理单元)、TPU(张量处理单元)、VPU(视觉处理单元)、ISP(图像信号处理器)和DSP(数字信号处理器)中的至少一个处理器，以执行专门的计算。

片上系统1200可以包括物理层1210和存储器控制器1220。物理层1210可以包括I/O电路，用于向堆叠存储器设备1100的物理层1111发送信号和从堆叠存储器设备1100的物理层1111接收信号。片上系统1200可以通过物理层1210向物理层1111提供各种信号。提供给物理层1111的信号可以通过物理层1111的接口电路和TSV 1101传送到核心管芯1120至1150。

存储器控制器1220可以控制堆叠存储器设备1100的整体操作。存储器控制器1220可以通过物理层1210将用于控制堆叠存储器设备1100的信号发送到堆叠存储器设备1100。存储器控制器1220可以对应于图1的存储器控制器10。

中介层1300可以连接堆叠存储器设备1100和片上系统1200。中介层1300可以连接在堆叠存储器设备1100的物理层1111和片上系统1200的物理层1210之间，并且提供通过使用导电材料形成的物理路径。作为结果，堆叠存储器设备1100和片上系统1200可以堆叠在中介层1300上，以相互发送和接收信号。

凸块1103可以附着到封装基板1400的上部，焊球1104可以附着到其下部。例如，凸块1103可以是倒装芯片(flip-chip)凸块。中介层1300可以通过凸块1103堆叠在封装基板1400上。半导体封装1000可以通过焊球1104向其他外部封装或半导体器件发送信号和从其他外部封装或半导体器件接收信号。例如，封装基板1400可以是印刷电路板(PCB)。

图14示出了根据一些实施例的半导体封装的图。

参考图14，半导体封装2000可以包括多个堆叠存储器设备2100和片上系统2200。堆叠存储器设备2100和片上系统2200可以堆叠在中介层2300上，并且中介层2300可以堆叠在封装基板2400上。半导体封装2000可以通过附着到封装基板2400的下部的焊球2001向其他外部封装或半导体器件发送信号和从其他外部封装或半导体器件接收信号。

堆叠存储器设备2100中的每一个可以基于HBM(高带宽存储器)标准来实施。然而，本公开不限于此，并且堆叠存储器设备2100中的每一个可以基于GDDR(图形DDR)、HMC(混合存储立方)或宽I/O标准来实施。堆叠存储器设备2100中的每一个可以对应于图13的堆叠存储器设备1100。

片上系统2200可以包括至少一个处理器，诸如CPU、AP、GPU和NPU，以及用于控制多个堆叠存储器设备2100的多个存储器控制器。片上系统2200可以通过存储器控制器向对应的堆叠存储器设备发送信号和从对应的堆叠存储器设备接收信号。片上系统2200可以对应于图13的片上系统1200。

图15示出了根据本发明构思的一些实施例的半导体封装的图。

参考图15，半导体封装3000可以包括堆叠存储器设备3100、主机管芯3200和封装基板3300。堆叠存储器设备3100可以包括缓冲器管芯3110和核心管芯3120至3150。缓冲器管芯3110可以包括用于与主机管芯3200通信的物理层3111，并且核心管芯3120至3150中的每一个可以包括存储器单元阵列。堆叠存储器设备3100可以对应于图13的堆叠存储器设备。

主机管芯3200可以包括用于与堆叠存储器设备3100通信的物理层3210，以及用于控制堆叠存储器设备3100的整体操作的存储器控制器3220。存储器控制器3220可以对应于图1的存储器控制器10。此外，主机管芯3200可以包括用于控制半导体封装3000的整体操作并执行由半导体封装3000支持的应用的处理器(未示出)。例如，主机管芯3200可以包括至少一个处理器，诸如CPU、AP、GPU和NPU。

堆叠存储器设备3100可以基于TSV 3001放置在主机管芯3200上，并且可以垂直堆叠在主机管芯3200上。因此，缓冲器管芯3110、核心管芯3120至3150和主机管芯3200可以通过TSV 3001和凸块3002彼此电连接，而无需中介层。例如，凸块3002可以是微凸块。

凸块3003可以附着到封装基板3300的上部，并且焊球3004可以附着到其下部。例如，凸块3003可以是倒装芯片凸块。主机管芯3200可以通过凸块3003堆叠在封装基板3300上。半导体封装3000可以通过焊球3004向其他外部封装或半导体器件发送信号和从其他外部封装或半导体器件接收信号。

图16示出了根据本发明构思的一些实施例的存储器模块的图。

参考图16，根据一些实施例的存储器模块4000可以包括多个存储器设备4100、存储器控制器4200和存储器I/O引脚4300。存储器模块4000可以安装在电子设备上。存储器模块4000可以连接到电子设备(未示出)内的CPU。

CPU可以根据诸如DDR(双倍数据速率)和LPDDR(低功率DDR)的通信协议来控制存储器模块4000。例如，为了读取存储在存储器模块4000中的数据，CPU可以向存储器模块4000发送命令和地址。

存储器设备4100可以根据CPU的控制写入数据或输出写入的数据。存储器设备4100可以是DRAM(动态随机存取存储器)和SDRAM中的至少一个。存储器设备4100的至少一部分可以对应于参考图1至图12描述的存储器设备20。

存储器设备4100可以响应于从存储器控制器4200提供的信号来执行数据DQ的通信。根据一些实施例，存储器设备4100还可以包括用于数据通信的数据缓冲器(未示出)，并且数据缓冲器(未示出)可以与数据选通信号DQS同步，以向存储器控制器4200发送数据DQ和从存储器控制器4200接收数据。

根据一些实施例，存储器控制器4200可以根据存储器模块的标准之一(诸如双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)、负载减少DIMM(LRDIMM)和UDIMM)与存储器设备4100通信。

根据一些实施例，存储器控制器4200通过存储器I/O引脚4300接收存储器模块4000的命令/地址CA和时钟信号CK，并且可以将接收的信号提供给多个存储器设备4100。

在总结详细描述时，本领域技术人员应当理解，在基本上不脱离本公开的原理的情况下，可以对实施例进行许多变化和修改。因此，本公开的公开实施例仅在一般和描述的意义上使用，而不是为了限制的目的。