非易失性存储器件

相关申请的交叉引用

本申请要求于2022年5月25日在韩国知识产权局提交的韩国专利申请No.10-2022-0064340的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。

技术领域

本发明构思的一些示例实施例涉及一种半导体器件，尤其涉及具有三维结构的非易失性存储器件。

背景技术

存储器件用于存储数据并且被分类为易失性存储器件和非易失性存储器件。作为非易失性存储器件的示例，可以在移动电话、数码相机、移动计算机装置、固定计算机装置和其他装置中使用闪存器件。最近，随着信息和通信装置的多功能化，一直期望或需要大容量且高度集成的存储器件。因此，已经提出了包括垂直地堆叠在衬底上的多条字线的三维(3D)非易失性存储器件。随着3D非易失性存储器件中堆叠在衬底上的字线的数目增加，期望或需要增加外围电路区域中包括的无源元件的容量。

发明内容

发明构思的一些示例实施例提供一种用于提供大容量的无源元件同时减少或最小化芯片尺寸的增加的非易失性存储器件。

根据示例实施例，一种非易失性存储器件包括：第一芯片，所述第一芯片包括第一衬底和电路元件，所述第一衬底包括第一外围电路区域和第二外围电路区域，并且所述电路元件位于所述第一衬底的所述第一外围电路区域上；以及第二芯片，所述第二芯片堆叠在所述第一芯片上。所述第二芯片包括第二衬底，所述第二衬底包括第一单元区域和第二单元区域，所述第一单元区域被配置为与所述第一外围电路区域交叠，并且所述第二单元区域被配置为与所述第二外围电路区域交叠。栅电极堆叠在所述第二衬底的所述第二单元区域上，所述栅电极位于所述第二衬底与所述第一芯片之间，上绝缘层被配置为覆盖所述第二衬底，虚设焊盘和输入/输出焊盘位于所述上绝缘层上，覆盖层位于所述上绝缘层上以覆盖所述虚设焊盘，所述覆盖层被配置为将所述输入/输出焊盘暴露于外部，并且虚设接触插塞位于所述第二衬底的一侧，并且所述虚设接触插塞被配置为穿透所述上绝缘层并电连接所述虚设焊盘和所述电路元件。

根据示例实施例，一种非易失性存储器件包括：第一芯片，所述第一芯片包括第一衬底、电路元件和第一接合金属，所述第一衬底包括第一外围电路区域和第二外围电路区域，所述电路元件位于所述第一衬底的所述第一外围电路区域上，所述第一接合金属位于所述第一衬底的所述第一外围电路区域上方，并且所述第一接合金属电连接到所述电路元件。所述非易失性存储器件包括：第二芯片，所述第二芯片堆叠在所述第一芯片上，所述第二芯片包括：第二衬底，所述第二衬底包括第一单元区域和第二单元区域，所述第一单元区域被配置为与所述第一外围电路区域交叠，并且所述第二单元区域被配置为与所述第二外围电路区域交叠；栅电极，所述栅电极堆叠在所述第二衬底的所述第二单元区域上，所述栅电极位于所述第二衬底与所述第一芯片之间；虚设焊盘和输入/输出焊盘，所述虚设焊盘和所述输入/输出焊盘位于所述第二衬底上；覆盖层，所述覆盖层位于所述第二衬底上以覆盖所述虚设焊盘，所述覆盖层被配置为将所述输入/输出焊盘暴露于外部；虚设接触插塞，所述虚设接触插塞被配置为穿透所述第二衬底并电连接所述虚设焊盘和所述电路元件；以及第二接合金属，所述第二接合金属电连接到所述虚设接触插塞，所述第二接合金属被配置为接触所述第一芯片的所述第一接合金属。

附图说明

通过参考附图详细地描述发明构思的示例实施例，发明构思的上述及其他示例特征将变得清楚。

图1是图示了根据发明构思的示例实施例的半导体器件的框图。

图2是更详细地图示了图1的非易失性存储器件的框图。

图3是图示了包括垂直地堆叠在彼此上的第一芯片和第二芯片的非易失性存储器件的示例实施例的透视图。

图4是图示了图3的非易失性存储器件的一个示例的平面图。

图5是沿着图4的线I-I’截取的截面图。

图6和图7是图示了根据发明构思的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电容器结构的示例的视图。

图8和图9是图示了根据发明构思的其他示例实施例的垂直电容器结构的平面图。

图10和图11是图示了根据发明构思的另一示例实施例的垂直电容器结构的视图。

图12是图示了根据发明构思的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电阻器结构的一个示例的视图。

图13和图14是图示了根据发明构思的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电阻器结构的示例的视图。

图15和图16是图示了根据发明构思的另一示例实施例的垂直电阻器结构的视图。

图17和图18是图示了根据发明构思的另一示例实施例的垂直电阻器结构的视图。

图19是图示了根据发明构思的另一示例实施例的垂直电阻器结构的截面图。

图20是图示了根据发明构思的另一示例实施例的非易失性存储器件的透视图。

图21是图示了根据发明构思的另一示例实施例的非易失性存储器件的截面图。

图22是图示了根据发明构思的另一示例实施例的非易失性存储器件的截面图。

具体实施方式

以下，将清楚地且详细地描述发明构思的一些示例实施例，使得本领域的技术人员可以实现这些示例实施例。

图1是图示了根据发明构思的示例实施例的半导体器件1的框图。参考图1，半导体器件1可以包括存储器控制器10和非易失性存储器件(NVM)100。

存储器控制器10可以向非易失性存储器件100发送地址信号ADDR、命令信号CMD和控制信号CTRL，以在非易失性存储器件100中存储数据DATA或者读取存储在非易失性存储器件100中的数据DATA。响应于从存储器控制器10接收到的信号，非易失性存储器件100可以存储数据DATA，或者可以向存储器控制器10发送所存储的数据DATA。

非易失性存储器件100可以包括输入/输出焊盘PX，并且存储器控制器10和非易失性存储器件100可以通过输入/输出焊盘PX彼此连接。例如，非易失性存储器件100可以通过输入/输出焊盘PX来从存储器控制器10接收信号ADDR、CMD和CTRL以及数据DATA，并且所接收到的信号ADDR、CMD和CTRL以及所接收到的数据DATA可以被传送到非易失性存储器件100中的外围电路。

非易失性存储器件100可以包括垂直地堆叠在彼此上的第一芯片和第二芯片。例如，第一芯片可以具有形成在其中的外围电路，而堆叠在第一芯片上的第二芯片可以具有形成在其中的存储单元。

在示例实施例中，非易失性存储器件100可以包括：不连接到诸如存储器控制器10的外部装置的虚设焊盘DPX，以及连接到虚设焊盘DPX的虚设接触插塞DCP。虚设焊盘DPX和虚设接触插塞DCP可以形成在第二芯片中。形成在第二芯片中的虚设焊盘DPX和虚设接触插塞DCP可以垂直地连接到形成在第一芯片中的外围电路，并且可以构成垂直电容器VC或垂直电阻器VR。

通过使用不连接到外部装置的虚设焊盘DPX并且使用虚设接触插塞DCP在第二芯片中形成垂直电容器VC或垂直电阻器VR，根据示例实施例的非易失性存储器件100可以提供大容量的无源元件(例如，大电容的电容器或大电阻的电阻器)，同时减少或减小化芯片尺寸的增加。

图2是更详细地图示了图1的非易失性存储器件100的框图，并且图3是图示了包括垂直地堆叠在彼此上的第一芯片和第二芯片的非易失性存储器件100的一个示例的透视图。

参考图2和图3，非易失性存储器件100可以包括存储单元阵列110和外围电路120，并且外围电路120可以包括行译码器121、页缓冲器单元122、控制逻辑123和电压生成器124。存储单元阵列110可以形成在第二芯片C2中，外围电路120可以形成在第一芯片C1中，并且第二芯片C2和第一芯片C1可以彼此接合以实现非易失性存储器件100。

更详细地，存储单元阵列110可以通过位线BL连接到页缓冲器单元122并且可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器121。存储单元阵列110可以包括多个存储单元。例如，存储单元可以是闪存单元。然而，发明构思不限于此，并且多个单元可以是电阻式存储单元(诸如电阻式RM(ReRAM))、相变RAM(PRAM)、或磁性RAM(MRAM)。

存储单元阵列110可以包括三维存储单元阵列。三维存储单元阵列可以包括多个NAND串，并且每一个NAND串可以包括与垂直地堆叠在衬底上的相应字线连接的存储单元。

响应于行地址信号X-ADDR，行译码器121可以选择多个存储块中的一个存储块，可以选择所选存储块的字线WL中的一条字线WL，并且可以选择多条串选择线SSL中的一条串选择线SSL。

响应于列地址信号Y-ADDR，页缓冲器单元122可以选择一些位线BL。页缓冲器单元122可以根据工作模式作为写入驱动器或读出放大器工作。

控制逻辑123可以总体上控制非易失性存储器件100中的各种类型的操作。例如，控制逻辑123可以基于命令信号CMD、地址信号ADDR和控制信号CTRL，将数据DATA编程在存储单元阵列110中，或者从存储单元阵列110读取数据。

电压生成器124可以生成用于对存储单元阵列110执行编程操作、读取操作和擦除操作的各种类型的电压。例如，电压生成器124可以生成字线电压，诸如编程电压、读取电压、通过电压(pass voltage)、擦除验证电压或编程验证电压。另外，电压生成器124还可以生成串选择线电压和接地选择线电压。

尽管未图示，但是外围电路120还可以包括数据输入/输出电路或输入/输出接口、列逻辑、预译码器、温度传感器、命令译码器、地址译码器等。

在示例实施例中，非易失性存储器件100可以具有芯片到芯片(C2C)结构。可以通过以下操作来实现C2C结构：在第一晶片上制造包括外围电路区域PERI的第一芯片C1，在与第一晶片不同的第二晶片上制造包括单元区域CELL的第二芯片C2，然后通过接合方法来连接第一芯片C1和第二芯片C2。

具体地，外围电路120可以形成在第一芯片C1中，存储单元阵列110可以形成在第二芯片C2中，并且可以通过将形成在第一芯片C1的最上金属层中的接合金属和形成在第二芯片C2的最上金属层中的接合金属进行接合来实现非易失性存储器件100。例如，在存储单元阵列110是三维存储单元阵列的情况下，可以将其中设置了NAND串和位线BL的区域定义为位线接合区域BLBA，可以将其中设置了字线WL的区域定义为字线接合区域WLBA，并且可以将其中设置了输入/输出焊盘PX和虚焊焊盘DPX的区域定义为外部焊盘接合区域PA。

在示例实施例中，虚设焊盘DPX和虚设接触插塞DCP可以形成在第二芯片C2的外部焊盘接合区域PA中。虚设接触插塞DCP可以被形成为穿透第二芯片C2的外部焊盘接合区域PA。虚设接触插塞DCP的一端可以连接到虚设焊盘DPX，而虚设接触插塞DCP的相对端可以连接到形成在第二芯片C2的最上金属层中的接合金属。虚设焊盘DPX和虚设接触插塞DCP可以被用作第二芯片C2的外部焊盘接合区域PA中的垂直电容器VC或垂直电阻器VR，因此，可以无浪费地高效利用外部焊盘接合区域PA的空间。因此，非易失性存储器件100可以在芯片尺寸没有增加或者芯片尺寸的增加被减少或最小化的状态下提供大电容的电容器或大电阻的电阻器。

图4是图示了图3的非易失性存储器件100的一个示例的平面图，并且图5是沿着图4的线I-I’截取的截面图。

参考图4和图5，可以通过以下操作来形成非易失性存储器件100：在第一晶片上制造包括外围电路区域PERI的第一芯片C1，在第二晶片上制造包括单元区域CELL的第二芯片C2，将第二芯片C2翻过来，然后将翻过来的第二芯片C2接合到第一芯片C1。例如，接合可以是将形成在第一芯片C1的最上金属层中的接合金属和形成在第二芯片C2的最上金属层中的接合金属进行电连接的方法。例如，在接合金属由铜(Cu)形成的情况下，接合可以是Cu到Cu接合方法。在另一示例实施例中，接合金属可以由铝(Al)或钨(W)形成。在以下描述中，上方向和下方向是基于在上芯片(例如，第二芯片C2)被翻过来之前指示的。也就是说，下芯片(例如，第一芯片C1)的上部意指+Z轴方向，而上芯片的上部意指-Z轴方向。

非易失性存储器件100的外围电路区域PERI和单元区域CELL中的每一者可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路区域PERI可以包括第一衬底210、层间绝缘层215、形成在第一衬底210上的多个电路元件220a、220b和220c、分别与多个电路元件220a、220b和220c连接的第一金属线230a、230b和230c、以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。在示例实施例中，第一金属线230a、230b和230c可以由具有相对高的电阻率的钨形成，而第二金属线240a、240b和240c可以由具有相对低的电阻率的铜形成。

在此说明书中，仅图示和描述了第一金属线230a、230b和230c以及第二金属线240a、240b和240c。然而，不限于此，可以在第二金属线240a、240b和240c上进一步形成一条或更多条金属线。在一些示例实施例中，第二金属线240a、240b和240c可以由铝形成，而形成在第二金属线240a、240b和240c上的一条或更多条金属线中的至少一部分金属线可以由与第二金属线240a、240b和240c的铝相比具有较低的电阻率的铜形成。

层间绝缘层215可以设置在第一衬底210上并且可以包括诸如氧化硅或氮化硅的绝缘材料。

可以在字线接合区域WLBA的第二金属线240b上形成上接合金属271b和272b。在字线接合区域WLBA中，外围电路区域PERI的上接合金属271b和272b可以通过接合方法与单元区域CELL的上接合金属371b和372b电连接。上接合金属271b和272b以及上接合金属371b和372b可以由铝、铜或钨形成，但是示例实施例不限于此。可以在第一金属线230d上形成第二金属线240d，可以在第二金属线240a上形成上接合金属271a，并且可以在第二金属线240d上形成上接合金属271d。

单元区域CELL可以包括至少一个存储块。单元区域CELL可以包括第二衬底310和公共源极线320。可以沿与第二衬底310的顶表面垂直或基本上垂直的方向(例如，Z轴方向)在第二衬底310上堆叠多条字线330(例如，331、332、333、334、335、336、337和338)。串选择线和接地选择线可以分别设置在字线330上方和其下方，并且多条字线330可以设置在串选择线与接地选择线之间。

在位线接合区域BLBA中，沟道结构CH可以在与第二衬底310的顶表面垂直或基本上垂直的方向(例如，Z轴方向)上延伸，并且可以穿透字线330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层，并且沟道层可以与第一金属线350c和第二金属线360c电连接。例如，第二金属线360c可以是位线并且可以通过第一金属线350c连接到沟道结构CH。在示例实施例中，位线360c可以在与第二衬底310的顶表面平行或基本上平行的第一方向(例如，Y轴方向)上延伸。

在图4和图5中图示的示例实施例中，可以将其中设置了沟道结构CH和位线360c的区域定义为位线接合区域BLBA。在位线接合区域BLBA中，位线360c可以与在外围电路区域PERI中提供页缓冲器393的电路元件220c电连接。例如，位线360c可以与上接合金属371c和372c连接，并且上接合金属371c和372c可以与连接到页缓冲器393的电路元件220c的上接合金属271c和272c连接。

在字线接合区域WLBA中，字线330可以在与第一方向垂直或基本上垂直且与第二衬底310的顶表面平行或基本上平行的第二方向(例如，X轴方向)上延伸，并且可以与多个单元接触插塞340(例如，341、342、343、344、345、346和347)连接。字线330和单元接触插塞340可以通过在字线330的在第二方向上延伸不同长度的各部分上提供的焊盘(未示出)彼此连接。第一金属线350b和第二金属线360b可以顺序地连接到与字线330连接的单元接触插塞340的上部。在字线接合区域WLBA中，单元接触插塞340可以通过单元区域CELL的上接合金属371b和372b以及外围电路区域PERI的上接合金属271b和272b与外围电路区域PERI连接。

单元接触插塞340可以与在外围电路区域PERI中形成行译码器394的电路元件220b电连接。在示例实施例中，形成行译码器394的电路元件220b的工作电压可以与形成页缓冲器393的电路元件220c的工作电压不同。例如，形成页缓冲器393的电路元件220c的工作电压可以大于形成行译码器394的电路元件220b的工作电压。

公共源极线接触插塞380可以设置在外部焊盘接合区域PA中。公共源极线接触插塞380可以由诸如金属、金属化合物或掺杂多晶硅的导电材料形成，并且可以与公共源极线320电连接。可以在公共源极线接触插塞380的上部上顺序地堆叠第一金属线350a和第二金属线360a。例如，可以将其中设置了公共源极线接触插塞380、第一金属线350a和第二金属线360a的区域定义为外部焊盘接合区域PA。

输入/输出焊盘205和305可以设置在外部焊盘接合区域PA中。可以在第一衬底210下面形成下绝缘层201以覆盖第一衬底210的底表面，并且第一输入/输出焊盘205可以形成在下绝缘层201上。第一输入/输出焊盘205可以通过第一输入/输出接触插塞203与设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一者连接并且可以通过下绝缘层201与第一衬底210分离。另外，侧绝缘层可以设置在第一输入/输出接触插塞203与第一衬底210之间并且可以使第一输入/输出接触插塞203与第一衬底210电绝缘。

可以在第二衬底310上形成上绝缘层301以覆盖第二衬底310的顶表面，并且第二输入/输出焊盘305可以形成在上绝缘层301上。第二输入/输出焊盘305可以通过第二输入/输出接触插塞303与设置在外围电路区域PERI中的多个电路元件220a、220b和220c中的至少一者连接。例如，第二输入/输出焊盘305可以与电路元件220a电连接。

在一些示例实施例中，可以选择性地形成第一输入/输出焊盘205和第二输入/输出焊盘305。例如，非易失性存储器件100可以仅包括设置在第一衬底210上的第一输入/输出焊盘205，或者可以仅包括设置在第二衬底310上的第二输入/输出焊盘305。或者，非易失性存储器件100可以包括第一输入/输出焊盘205和第二输入/输出焊盘305两者。

继续参考图4和图5，在包括在单元区域CELL和外围电路区域PERI中的外部焊盘接合区域PA和位线接合区域BLBA中的每一者中，最上金属层的金属图案可以作为虚设图案存在，或者可以不存在最上金属层。

在非易失性存储器件100的外部焊盘接合区域PA中，可以在外围电路区域PERI的最上金属层中形成形状与单元区域CELL的上金属图案372a相同或基本上相同的上金属图案273a以对应于形成在单元区域CELL的最上金属层中的上金属图案372a。形成在外围电路区域PERI的最上金属层中的上金属图案273a可以不与外围电路区域PERI中的单独的接触(contact)连接。

上接合金属271b和272b可以形成在字线接合区域WLBA的第二金属线240b上。在字线接合区域WLBA中，外围电路区域PERI的上接合金属271b和272b可以通过接合方法与单元区域CELL的上接合金属371b和372b电连接。

此外，在位线接合区域BLBA中，可以在单元区域CELL的最上金属层中形成形状与外围电路区域PERI的上金属图案252相同或基本上相同的上金属图案392以对应于形成在外围电路区域PERI的最上金属层中的上金属图案252。上金属图案252可以包括上接合金属251。可以不在形成于单元区域CELL的最上金属层中的上金属图案392上形成接触。

在示例实施例中，可以在上绝缘层301上另外地设置虚设焊盘DPX1、DPX2和DPX3。虚设焊盘DPX1、DPX2和DPX3可以沿着与第一方向垂直或基本上垂直且与第二衬底310的顶表面平行或基本上平行的的第二方向(例如，X轴方向)布置。例如，虚设焊盘DPX1、DPX2和DPX3可以在上绝缘层301上沿第二方向(例如，X轴方向)设置在第二输入/输出焊盘305的一侧。虚设焊盘DPX1、DPX2和DPX3可以通过虚设接触插塞DCP1、DCP2和DCP3与设置在外围电路区域PERI中的多个电路元件220a、220b、220c和220d中的至少一者连接。在示例实施例中，虚设接触插塞DCP1、DCP2和DCP3可以与电路元件220d电连接。

虚设接触插塞DCP1、DCP2和DCP3可以由诸如金属、金属化合物或掺杂多晶硅的导电材料形成，并且可以电连接到形成在单元区域CELL的最上金属层中的相应上金属图案UMP1、UMP2和UMP3。可以在外围电路区域PERI的最上金属层中形成形状与单元区域CELL的上金属图案UMP1、UMP2和UMP3相同的上金属图案272d以对应于上金属图案UMP1、UMP2和UMP3。单元区域CELL的上金属图案UMP1、UMP2和UMP3以及外围电路区域PERI的上金属图案272d可以通过接合方法彼此电连接。

第二衬底310和公共源极线320可以不设置在其中设置了虚设接触插塞DCP1、DCP2和DCP3的区域中。另外，虚设焊盘DPX1、DPX2和DPX3可以不在第三方向(例如，Z轴方向)上与字线330交叠。参考图5，虚设接触插塞DCP1、DCP2和DCP3可以在与第二衬底310的顶表面平行的方向上与第二衬底310分离。虚设接触插塞DCP1、DCP2和DCP3可以穿透单元区域CELL的层间绝缘层315并且可以分别连接到虚设焊盘DPX1、DPX2和DPX3。

在根据本公开的精神和范围的示例实施例中，虚设焊盘DPX1、DPX2和DPX3以及虚设接触插塞DCP1、DCP2和DCP3可以构成无源元件PE，诸如电容器或电阻器，或者可以被实现为其一部分。

例如，在虚设焊盘DPX1、DPX2和DPX3以及虚设接触插塞DCP1、DCP2和DCP3被实现为电容器的一些示例实施例中，虚设接触插塞DCP1、DCP2和DCP3可以彼此电绝缘并且可以被用作电容器的电极。由于虚设接触插塞DCP1、DCP2和DCP3被形成为在与第二衬底310垂直或基本上垂直的第三方向(例如，Z轴方向)上延伸，所以可以将通过使用虚设接触插塞DCP1、DCP2和DCP3形成的电容器称为垂直电容器VC。

在虚设焊盘DPX1、DPX2和DPX3以及虚设接触插塞DCP1、DCP2和DCP3形成电阻器的另一示例实施例中，虚设焊盘DPX1、DPX2和DPX3以及虚设接触插塞DCP1、DCP2和DCP3可以彼此电连接。由于虚设接触插塞DCP1、DCP2和DCP3被形成为在与第二衬底310垂直或基本上垂直的第三方向(例如，Z轴方向)上延伸，所以可以将通过使用虚设接触插塞DCP1、DCP2和DCP3形成的电阻器称为垂直电阻器VR。

在一些示例实施例中，可以选择性地形成垂直电容器VC和垂直电阻器VR。例如，非易失性存储器件100可以在外部焊盘接合区域PA中仅包括垂直电容器VC，或者可以在外部焊盘接合区域PA中仅包括垂直电阻器VR。或者，非易失性存储器件100可以包括垂直电容器VC和垂直电阻器VR两者。

如上所述，根据发明构思的一些示例实施例的非易失性存储器件100可以包括穿透外部焊盘接合区域PA中的单元区域CELL的层间绝缘层315并且电连接虚设焊盘DPX1、DPX2和DPX3以及外围电路区域PERI的虚设接触插塞DCP1、DCP2和DCP3，并且可以将虚设接触插塞DCP1、DCP2和DCP3以及连接到其的虚设焊盘DPX1、DPX2和DPX3用作垂直电容器VC或垂直电阻器VR。因此，可以无浪费地高效利用外部焊盘接合区域PA的空间。

同时，可以以各种形式实现垂直电容器VC和垂直电阻器VR。以下，将更详细地描述垂直电容器VC和垂直电阻器VR的一些示例实施例。

图6和图7是图示了根据发明构思的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电容器结构的一个示例的视图。图6是垂直电容器结构的平面图，而图7是垂直电容器结构的截面图。

参考图6和图7，第一有源图案AP1和第二有源图案AP2可以被限定在外围电路区域PERI中，并且沟道区域可以被限定在第一有源图案AP1与第二有源图案AP2之间。第一电容器电极MC1、第二电容器电极MC2和第三电容器电极MC3分别可以设置在第一有源图案AP1、栅极图案GP和第二有源图案AP2上，并且第一导电线CL1、第二导电线CL2和第三导电线CL3分别可以设置在第一电容器电极MC1、第二电容器电极MC2和第三电容器电极MC3上。

在图6和图7中，仅图示和描述了其中形成有第一导电线CL1、第二导电线CL2和第三导电线CL3的一个金属层。然而，不限于此，可以在其中形成了第一导电线CL1、第二导电线CL2和第三导电线CL3的金属层上进一步形成一个或更多个金属层。

可以在外围电路区域PERI的最上金属层中形成形状与单元区域CELL的上金属图案UMP1、UMP2和UMP3相同或基本上相同的下金属图案LMP1、LMP2和LMP3。第一下金属图案LMP1、第二下金属图案LMP2和第三下金属图案LMP3可以通过接触电连接到第一导电线CL1、第二导电线CL2和第三导电线CL3。

虚设焊盘DPX1、DPX2和DPX3可以在第二方向(例如，X轴方向)上彼此间隔开。在单元区域CELL中，虚设接触插塞DCP1、DCP2和DCP3可以被设置为对应于虚设焊盘DPX1、DPX2和DPX3并且可以在与第二方向垂直或基本上垂直的第三方向(例如，Z轴方向)上延伸。参考图6，一个虚设接触插塞可以被设置为对应于仅一个虚设焊盘。

虚设接触插塞DCP1、DCP2和DCP3可以电连接到形成在最上金属层中的相应上金属图案UMP1、UMP2和UMP3。单元区域CELL的上金属图案UMP1、UMP2和UMP3可以按与外围电路区域PERI的下金属图案LMP1、LMP2和LMP3相同或基本上相同的形状而形成，并且单元区域CELL的上金属图案UMP1、UMP2和UMP3以及外围电路区域PERI的下金属图案LMP1、LMP2和LMP3可以通过接合方法彼此电连接。因此，第一虚设接触插塞DCP1、第二虚设接触插塞DCP2和第三虚设接触插塞DCP3分别可以电连接到第一电容器电极MC1、第二电容器电极MC2和第三电容器电极MC3。

在示例实施例中，可以对外围电路区域PERI的第一导电线CL1和第三导电线CL3施加第二电压V2，并且可以对第二导电线CL2施加与第二电压V2不同的第一电压V1。因此，可以对栅极图案GP施加第一电压V1，并且可以对第一有源图案AP1和第二有源图案AP2施加第二电压V2。由于如上所述对第一有源图案AP1和第二有源图案AP2施加相同或基本上相同的电压(例如，第二电压V2)，所以导通电流不会在沟道区域中流动，并且沟道区域的电荷可以处于俘获状态。因此，栅极图案GP以及第一有源图案AP1和第二有源图案AP2可以不构成MOS晶体管。

在示例实施例中，外围电路区域PERI的第一电容器电极MC1和第二电容器电极MC2可以构成第一垂直电容器VC1，并且第二电容器电极MC2和第三电容器电极MC3可以构成第二垂直电容器VC2。另外，单元区域CELL的第一虚设接触插塞DCP1和第二虚设接触插塞DCP2可以构成第三垂直电容器VC3，并且第二虚设接触插塞DCP2和第三虚设接触插塞DCP3可以构成第四垂直电容器VC4。第一虚设焊盘DPX1和第二虚设焊盘DPX2可以构成第五垂直电容器VC5，并且第二虚设焊盘DPX2和第三虚设焊盘DPX3可以构成第六垂直电容器VC6。

如上所述，根据一些示例实施例的垂直电容器结构PE1可以实现第一垂直电容器VC1至第六垂直电容器VC6，从而可以增加每单位面积的电容。特别地，根据一些示例实施例的垂直电容器结构PE1还可以通过以下操作来获得第三垂直电容器VC3至第六垂直电容器VC6：在单元区域CELL中布置虚设接触插塞DCP1、DCP2和DCP3，并且将虚设接触插塞DCP1、DCP2和DCP3连接到外围电路区域PERI的电容器电极MC1、MC2和MC3。因此，垂直电容器结构PE1的电容可以增加。

图8和图9是图示了根据发明构思的其他示例实施例的垂直电容器结构的平面图。图8和图9中图示的垂直电容器结构PE2和PE3与图6和图7中图示的垂直电容器结构PE1类似。因此，相同或类似的部件将被指配有相同或类似的附图标记，并且为了简洁起见，以下将省略重复描述。

参考图8，虚设焊盘DPX1、DPX2和DPX3可以在第一方向(例如，Y轴方向)上延伸并且可以被布置为在第二方向(例如，X轴方向)上彼此间隔开。在单元区域CELL中，虚设接触插塞DCP1、DCP2和DCP3可以被设置为对应于虚设焊盘DPX1、DPX2和DPX3并且可以在与第二方向垂直或基本上垂直的第三方向(例如，Z轴方向)上延伸。

在图6的垂直电容器结构PE1中，一个虚设接触插塞被设置为对应于一个虚设焊盘，然而在图8的垂直电容器结构PE2中，多个虚设接触插塞可以被设置为对应于一个虚设焊盘。例如，三个虚设接触插塞可以被设置为对应于第一虚设焊盘DPX1、第二虚设焊盘DPX2和第三虚设焊盘DPX3中的每一者。

在一些示例实施例中，连接到第一虚设焊盘DPX1的三个虚设接触插塞和连接到第二虚设焊盘DPX2的三个虚设接触插塞可以构成第三垂直电容器VC3、第四垂直电容器VC4和第五垂直电容器VC5，并且连接到第二虚设焊盘DPX2的三个虚设接触插塞和连接到第三虚设焊盘DPX3的三个虚设接触插塞可以构成第六垂直电容器VC6、第七垂直电容器VC7和第八垂直电容器VC8。因此，垂直电容器结构PE2的电容可以进一步增加。

参考图9，垂直电容器结构PE3可以包括在第一方向(例如，Y轴方向)上延伸并在第二方向(例如，X轴方向)上彼此间隔开的虚设焊盘DPX1、DPX2和DPX3，并且与虚设焊盘DPX1、DPX2和DPX3中的每一者相对应的虚设接触插塞的数目可以不是相同的。例如，两个虚设接触插塞可以被设置为对应于第一虚设焊盘DPX1，一个虚设接触插塞可以被设置为对应于第二虚设焊盘DPX2，并且两个虚设接触插塞可以被设置为对应于第三虚设焊盘DPX3。

在一些示例实施例中，连接到第一虚设焊盘DPX1的两个虚设接触插塞和连接到第二虚设焊盘DPX2的一个虚设接触插塞可以构成第三垂直电容器VC3和第四垂直电容器VC4，并且连接到第二虚设焊盘DPX2的一个虚设接触插塞和连接到第三虚设焊盘DPX3的两个虚设接触插塞可以构成第五垂直电容器VC5和第六垂直电容器VC6。因此，垂直电容器结构PE2的电容可以增加。

图10和图11是图示了根据本公开的另一示例实施例的垂直电容器结构的视图。图10是垂直电容器结构的平面图，而图11是沿着图10的线I-I’截取的截面图。图10和图11中图示的垂直电容器结构PE4与图6和图7中图示的垂直电容器结构PE1类似。因此，相同或类似的部件将被指配有相同或类似的附图标记，并且为了简洁起见，以下将省略重复描述。

参考图10和图11，多个虚设焊盘DPX1、DPX2、DPX3、DPX4、DPX5、DPX6、DPX7、DPX8、DPX9和DPX10可以被布置为在第一方向(例如，Y轴方向)和第二方向(例如，X轴方向)上彼此间隔开。至少一个虚设接触插塞可以被设置为对应于多个虚设焊盘DPX1至DPX10中的每一者。例如，三个虚设接触插塞可以被设置为对应于多个虚设焊盘DPX1至DPX10中的每一者。

在单元区域CELL中，彼此相邻并彼此电隔离的虚设接触插塞可以构成垂直电容器。例如，参考图11，连接到第一虚设焊盘DPX1的第一虚设接触插塞DCP1和连接到第二虚设焊盘DPX2的第二虚设接触插塞DCP2可以构成第五垂直电容器VC5。另外，连接到第二虚设焊盘DPX2的第二虚设接触插塞DCP2和连接到第三虚设焊盘DPX3的第三虚设接触插塞DCP3可以构成第六垂直电容器VC6，连接到第三虚设焊盘DPX3的第三虚设接触插塞DCP3和连接到第四虚设焊盘DPX4的第四虚设接触插塞DCP4可以构成第七垂直电容器VC7，并且连接到第四虚设焊盘DPX4的第四虚设接触插塞DCP4和连接到第五虚设焊盘DPX5的第五虚设接触插塞DCP5可以构成第八垂直电容器VC8。图11的垂直电容器结构包括第九垂直电容器VC9、第十垂直电容器VC10、第十一垂直电容器VC11和第十二垂直电容器VC12。

在外围电路区域PERI中，可以提供导电线CL1和CL2中的每一者以在水平方向上电连接垂直电容器的电极。例如，第一导电线CL1可以在第一方向(例如，Y轴方向)上延伸并且可以电连接沿第一方向(例如，Y轴方向)设置的虚设焊盘和虚设接触插塞。第二导电线CL2可以在水平方向上与第一导电线CL1间隔开并且可以电连接沿第一方向(例如，Y轴方向)设置的虚设焊盘和虚设接触插塞。在一些示例实施例中，由于第一导电线CL1和第二导电线CL2彼此间隔开，所以电连接到第一导电线CL1的虚设焊盘和虚设接触插塞可以与电连接到第二导电线CL2的虚设焊盘和虚设接触插塞电隔离。

例如，参考图10和图11，第一导电线CL1可以在第一方向(例如，Y轴方向)上延伸并且可以电连接第一虚设焊盘DPX1和第六虚设焊盘DPX6以及连接到其的虚设接触插塞。第二导电线CL2可以在第一方向(例如，Y轴方向)上延伸并且可以电连接第二虚设焊盘DPX2和第七虚设焊盘DPX7以及连接到其的虚设接触插塞。由于第一导电线CL1和第二导电线CL2在水平方向上彼此间隔开，所以电连接到第一导电线CL1的虚设焊盘和虚设接触插塞可以与电连接到第二导电线CL2的虚设焊盘和虚设接触插塞电隔离。

在外围电路区域PERI中，可以对第一导电线CL1施加第二电压V2，并且可以对第二导电线CL2施加与第二电压V2不同的第一电压V1。因此，可以对第一栅极图案GP1和第二栅极图案GP2施加第一电压V1，并且可以对第一有源图案AP1至第三有源图案AP3施加第二电压V2。由于如上所述对第一有源图案AP1至第三有源图案AP3施加相同或基本上相同的电压(例如，第二电压V2)，所以导通电流不会在沟道区域中流动。因此，栅极图案GP1和GP2以及第一有源图案AP1至第三有源图案AP3可以不构成MOS晶体管，并且根据此示例实施例的垂直电容器结构PE4可以作为电容器工作。

如上所述，根据一些示例实施例的垂直电容器结构PE4可以提供在水平方向上彼此间隔开的第一导电线CL1和第二导电线CL2，第一导电线CL1可以电连接垂直电容器的第一电极，并且第二导电线CL2可以电连接垂直电容器的第二电极。因此，根据此实施例的垂直电容器结构PE4可以提供大电容的电容器。

同时，在上述描述中，已经描述了垂直电容器的第一电极通过第一导电线CL1电连接并且垂直电容器的第二电极通过在水平方向上与第一导电线CL1间隔开的第二导电线CL2电连接。然而，这是说明性的，并且发明构思不限于此。例如，可以通过使用上金属图案UMP和/或下金属图案LMP代替第一导电线CL1和第二导电线CL2来构成大电容的电容器。例如，当在水平方向上观察时，可以按与图10的第一导电线CL1相同的形状形成第一上金属图案，并且可以按与图10的第二导电线CL2相同的形状形成第二上金属图案。也就是说，第一上金属图案和第二上金属图案可以被形成为当在水平方向上观察时彼此电隔离，垂直电容器的第一电极可以通过第一上金属图案连接，并且垂直电容器的第二电极可以通过第二上金属图案连接。如上所述，可以通过仅使用设置在单元区域CELL中的金属线来提供高容量的电容器。

图12是图示了根据发明构思的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电阻器结构的示例的视图。图12是图示了与图4的线I-I’相对应的部分的示例的视图。图12的非易失性存储器件与图5的非易失性存储器件类似。因此，相同或类似的部件将被指配有相同或类似的附图标记，并且以下将省略重复描述。

参考图12，虚设焊盘DPX1、DPX2和DPX3以及虚设接触插塞DCP11、DCP12、DCP21、DCP22、DCP31和DCP32可以整体地电连接以生成电阻。为了通过形成更长的电连接路径来提供更高的电阻，可以在与衬底垂直或基本上垂直的第三方向(例如，Z轴方向)上按之字形图案形成虚设焊盘DPX1、DPX2和DPX3以及虚设接触插塞DCP11、DCP12、DCP21、DCP22、DCP31和DCP32。

更详细地，虚设焊盘DPX1、DPX2和DPX3可以设置在上绝缘层301上。虚设焊盘DPX1、DPX2和DPX3可以沿与第二衬底310的顶表面平行或基本上平行的第二方向(例如，X轴方向)布置。例如，虚设焊盘DPX1、DPX2和DPX3可以在上绝缘层301上沿第二方向(例如，X轴方向)设置在第二输入/输出焊盘305的一侧。

可以在单元区域CELL中提供多个虚设接触插塞。每一个虚设接触插塞的一端可以电连接到形成在单元区域CELL的最上金属层中的上金属图案，而虚设接触插塞的相对端可以电连接到对应的虚设焊盘。因此，虚设焊盘、虚设接触插塞和上金属图案可以电连接以形成一个电阻器并且可以在第三方向(例如，Z轴方向)上形成之字形图案以提供更高的电阻。

如上所述，根据一些示例实施例的非易失性存储器件100可以使用外部焊盘接合区域PA中提供的虚设焊盘和虚设接触插塞来实现垂直电阻器结构。以下，将更详细地描述垂直电阻器结构的一些示例实施例。

图13和图14是图示了根据本公开的示例实施例的由虚设焊盘DPX和虚设接触插塞DCP形成的垂直电阻器结构的示例的视图。图13是垂直电阻器结构的平面图，而图14是垂直电阻器结构的截面图。

参考图13和图14，可以在外围电路区域PERI中限定第一有源图案AP1和第二有源图案AP2，并且可以在第一有源图案AP1与第二有源图案AP2之间限定沟道区域。

在外围电路区域PERI中，可以提供第一栅极图案GP1和第二栅极图案GP2，并且第一导电线CL1和第二导电线CL2分别可以设置在第一栅极图案GP1和第二栅极图案GP2上方。第一导电线CL1和第二导电线CL2可以形成在同一金属层中并且可以在第二方向(例如，X轴方向)上彼此间隔开。

在图13和图14中，仅图示和描述了其中形成了第一导电线CL1和第二导电线CL2的一个金属层。然而，不限于此，可以在其中形成了第一导电线CL1和第二导电线CL2的金属层上进一步形成一个或更多个金属层。

可以在外围电路区域PERI的最上金属层中形成形状与单元区域CELL的上金属图案UMP1至UMP4相同的下金属图案LMP1至LMP4。第一下金属图案LMP1和第四下金属图案LMP4分别可以通过接触电连接到第一导电线CL1和第二导电线CL2。可以不在第二下金属图案LMP2和第三下金属图案LMP3下面形成接触。

虚设焊盘DPX1、DPX2和DPX3可以在第二方向(例如，X轴方向)上彼此间隔开。在单元区域CELL中，可以提供虚设接触插塞DCP11、DCP12、DCP21、DCP22、DCP31和DCP32，并且这些虚设接触插塞可以在与第二方向垂直或基本上垂直的第三方向(例如，Z轴方向)上延伸。例如，参考图13和图14，两个虚设接触插塞可以被设置为对应于一个虚设焊盘。

虚设接触插塞可以电连接到虚设焊盘和上金属图案以提供一个垂直电阻器VR。特别地，垂直电阻器VR可以在第三方向(例如，X轴方向)上形成之字形图案，因此可以具有更高的电阻。

例如，可以设置具有公共地连接到第一虚设焊盘DPX1的第一端以及分别连接到第一上金属图案UMP1和第二上金属图案UMP2的第二端的两个虚设接触插塞DCP11和DCP12。此外，可以设置具有公共地连接到第二虚设焊盘DPX2的第一端以及分别连接到第二上金属图案UMP2和第三上金属图案UMP3的第二端的两个虚设接触插塞DCP21和DCP22。另外，可以设置具有公共地连接到第三虚设焊盘DPX3的第一端以及分别连接到第三上金属图案UMP3和第四上金属图案UMP4的第二端的两个虚设接触插塞DCP31和DCP32。

如上所述，根据一些示例实施例的垂直电阻器结构PE6可以通过从第一上金属图案UMP1到第四上金属图案UMP4形成一个电连接路径并且在第三方向(例如，Z轴方向)上形成之字形图案来提供高电阻。

图15和图16是图示了根据本公开的另一示例实施例的垂直电阻器结构的视图。图15是垂直电阻器结构的平面图，而图16是沿着图15的线I-I’截取的垂直电阻器结构的截面图。图15和图16中图示的垂直电阻器结构PE7与图13和图14中图示的垂直电阻器结构PE6类似。因此，相同或类似的部件将被指配有相同或类似的附图标记，并且为了简洁起见，以下将省略重复描述。

参考图15和图16，根据此示例实施例的垂直电阻器结构PE7可以提供不仅在垂直方向上而且在水平方向上具有之字形图案的电阻器。因此，可以延长从第一上金属图案UMP1到第四上金属图案UMP4的电连接路径，从而可以提供更高的电阻。

更详细地，多个虚设焊盘DPX1至DPX3可以在第二方向(例如，X轴方向)上彼此间隔开。至少一个虚设接触插塞可以被设置为对应于多个虚设焊盘DPX1至DPX3中的每一者。例如，两个虚设接触插塞可以电连接到多个虚设焊盘DPX1至DPX3中的每一者，并且与一个虚设焊盘相对应的虚设接触插塞可以沿与第二方向垂直或基本上垂直的第一方向(例如，Y轴方向)设置。

上金属图案UMP1、UMP2、UMP3和UMP4可以在水平方向上彼此间隔开。此外，上金属图案UMP1、UMP2、UMP3和UMP4中的至少一者可以在第二方向(例如，X轴方向)上延伸并且可以电连接彼此相邻的两个虚设接触插塞。例如，虚设接触插塞DCP12和DCP21可以通过第二上金属图案UMP2电连接，并且虚设接触插塞DCP22和DCP31可以通过第三上金属图案UMP3电连接。

因此，根据一些示例实施例的垂直电阻器结构PE7可以提供不仅在垂直方向上而且在水平方向上具有之字形图案的电阻器。结果，可以延长从第一上金属图案UMP1到第四上金属图案UMP4的电连接路径，从而可以提供更高的电阻。

图17和图18是图示了根据本公开的另一示例实施例的垂直电阻器结构的视图。图17是垂直电阻器结构的平面图，而图18是沿着图17的线I-I’截取的垂直电阻器结构的截面图。图17和图18中图示的垂直电阻器结构PE8与图13和图14中图示的垂直电阻器结构PE6类似。因此，相同或类似的部件将被指配有相同或类似的附图标记，并且为了简洁起见，以下将省略重复描述。

参考图17和图18，根据此示例实施例的垂直电阻器结构PE8可以提供具有不仅延伸到单元区域CELL而且延伸到外围电路区域PERI的电连接路径的电阻器。在一些示例实施例中，彼此相邻的两个虚设接触插塞可以通过形成在外围电路区域PERI中的导电线电连接。因此，可以延长从第一上金属图案UMP1到第六上金属图案UMP6的电连接路径，从而可以提供更高的电阻。

更详细地，可以在外围电路区域PERI中提供第一导电线CL1至第四导电线CL4。第一导电线CL1至第四导电线CL4可以形成在同一金属层中并且可以在第二方向(例如，X轴方向)上彼此间隔开。在第一导电线CL1至第四导电线CL4当中，第一导电线CL1和第四导电线CL4分别可以设置在第一栅极图案GP1和第二栅极图案GP2上方。

可以在外围电路区域PERI的最上金属层中形成形状与单元区域CELL的上金属图案UMP1至UMP6相同或基本上相同的下金属图案LMP1至LMP6。第一下金属图案LMP1和第六下金属图案LMP6分别可以通过接触电连接到第一导电线CL1和第四导电线CL4。第二下金属图案LMP2和第三下金属图案LMP3可以通过接触公共地连接到第二导电线CL2，并且第四下金属图案LMP4和第五下金属图案LMP5可以通过接触公共地连接到第三导电线CL3。

在单元区域CELL中，可以提供虚设接触插塞DCP11、DCP12、DCP21、DCP22、DCP31和DCP32，并且这些虚设接触插塞可以在与第二方向垂直或基本上垂直的第三方向(例如，Z轴方向)上延伸。例如，参考图17和图18，两个虚设接触插塞可以被设置为对应于一个虚设焊盘。

上金属图案UMP1至UMP6可以形成在单元区域CELL的最上金属层中，并且一个虚设接触插塞可以电连接到一个上金属图案。例如，虚设接触插塞DCP11、DCP12、DCP21、DCP22、DCP31和DCP32分别可以电连接到上金属图案UMP1、UMP2、UMP3、UMP4、UMP5和UMP6。

在一些示例实施例中，可以通过不仅使用单元区域CELL的虚设焊盘和虚设接触插塞而且还使用外围电路区域PERI的导电线来形成垂直电阻器VR。可以在单元区域CELL和外围电路区域PERI上方按之字形图案形成垂直电阻器VR，从而可以提供更高的电阻。

图19是图示了根据本公开的另一示例实施例的垂直电阻器结构的截面图。

在图12至图18中图示的垂直电阻器结构PE5至PE8中，沟道区域设置在每一个垂直电阻器VR的相对端下方。然而，这是说明性的，并且发明构思的示例实施例不限于此。例如，如图19中图示的，沟道区域可以设置在垂直电阻器VR的相对端中的至少一者下方。

更详细地，参考图19，可以在外围电路区域PERI中限定第一有源图案AP1至第三有源图案AP3，并且可以在第二有源图案AP2与第三有源图案AP3之间限定沟道区域。

第一导电线CL1和第二导电线CL2分别可以设置在第一有源图案AP1和栅极图案GP上方。第一导电线CL1和第二导电线CL2可以形成在同一金属层中并且可以在第二方向(例如，X轴方向)上彼此间隔开。

可以在外围电路区域PERI的最上金属层中形成形状与单元区域CELL的上金属图案UMP1至UMP3相同或基本上相同的下金属图案LMP1至LMP3。第一下金属图案LMP1和第三下金属图案LMP3分别可以通过接触电连接到第一导电线CL1和第二导电线CL2。可以不在第二下金属图案LMP2下面形成接触。

虚设焊盘DPX1和DPX2可以在第二方向(例如，X轴方向)上彼此间隔开。在单元区域CELL中，可以提供虚设接触插塞DCP11、DCP12、DCP21和DCP22，并且这些虚设接触插塞可以在与第二方向垂直或基本上垂直的第三方向(例如，Z轴方向)上延伸。

例如，两个虚设接触插塞可以被设置为对应于一个虚设焊盘。例如，两个虚设接触插塞DCP11和DCP12的第一端可以公共地连接到第一虚设焊盘DPX1，而两个虚设接触插塞DCP11和DCP12的第二端可以分别连接到第一上金属图案UMP1和第二上金属图案UMP2。两个虚设接触插塞DCP21和DCP22的第一端可以公共地连接到第二虚设焊盘DPX2，而两个虚设接触插塞DCP21和DCP22的第二端可以分别连接到第二上金属图案UMP2和第三上金属图案UMP3。

如上所述，根据一些示例实施例的垂直电阻器结构PE9可以提供在第三方向(例如，Z轴方向)上具有之字形图案的垂直电阻器VR，并且可以在垂直电阻器的相对端中的至少一者下方设置有源图案。

图20是图示了根据本公开的另一示例实施例的非易失性存储器件100_1的透视图。

图3的非易失性存储器件100的外部焊盘接合区域PA沿第二方向(例如，X轴方向)设置在字线接合区域WLBA的一侧。然而，这是说明性的，并且发明构思的示例实施例不限于此。

在一些示例实施例中，如图20中图示的，当在第一方向(例如，Y轴方向)上观察时，外部焊盘接合区域PA可以设置在字线接合区域WLBA前面。此外，尽管未图示，但是当在第一方向(例如，Y轴方向)上观察时，外部焊盘接合区域PA可以设置在位线接合区域BLBA前面。

图21是图示了根据发明构思的另一示例实施例的非易失性存储器件100_2的截面图。

参考图21，可以在非易失性存储器件100_2的上绝缘层301上进一步形成覆盖层301_1。例如，覆盖层301_1可以由与上绝缘层301或下绝缘层201的绝缘材料相同或基本上相同的绝缘材料形成。

可以在覆盖层301_1中形成焊盘开口。焊盘开口可以形成在与第二输入/输出焊盘305相对应的位置并且可以将第二输入/输出焊盘305暴露于外部。换句话说，焊盘开口可以不形成在与虚设焊盘DPX1、DPX2和DPX3相对应的位置，因此可以不通过覆盖层301_1将虚设焊盘DPX1、DPX2和DPX3暴露于外部。同样地，尽管未图示，但是图12的非易失性存储器件100_1和图20的非易失性存储器件100_2分别也可以进一步包括形成在上绝缘层上的覆盖层，因此可以不将虚设焊盘暴露于外部。

图22是图示了根据发明构思的一些示例实施例的存储器件100_3的视图。

参考图22，存储器件100_3可以具有芯片到芯片(C2C)结构。可以分开地制造包括单元区域的至少一个上芯片和包括外围电路区域PERI的下芯片，然后，至少一个上芯片和下芯片可以通过接合方法彼此连接以实现C2C结构。例如，接合方法可以指将形成在上芯片的最上金属层中的接合金属图案电连接或物理连接到形成在下芯片的最上金属层中的接合金属图案的方法。例如，在接合金属图案由铜(Cu)形成的情况下，接合方法可以是Cu-Cu接合方法。或者，接合金属图案可以由铝(Al)或钨(W)形成，但是示例实施例不限于此。

存储器件100_3可以包括至少一个包括有单元区域的上芯片。例如，如图22中图示的，存储器件100_3可以包括两个上芯片。然而，上芯片的数目不限于此。在一些示例实施例中，存储器件100_3包括两个上芯片(例如，包括第一单元区域CELL1的第一上芯片以及包括第二单元区域CELL2的第二上芯片)，可以单独地制造包括外围电路区域PERI的下芯片，然后，第一上芯片、第二上芯片和下芯片可以通过接合方法彼此连接以制造存储器件100_3。第一上芯片可以被翻过来，然后可以通过接合方法连接到下芯片，并且第二上芯片也可以被翻过来，然后可以通过接合方法连接到第一上芯片。在下文中，第一上芯片和第二上芯片中的每一者的上部和下部将是基于在第一上芯片和第二上芯片中的每一者被翻过来之前定义的。换句话说，在图22中，下芯片的上部可以意指基于+Z轴方向定义的上部，而第一上芯片和第二上芯片中的每一者的上部可以意指基于-Z轴方向定义的上部。然而，发明构思的示例实施例不限于此。在一些示例实施例中，第一上芯片和第二上芯片中的一者可以被翻过来，然后可以通过接合方法连接到对应芯片。

存储器件100_3的外围电路区域PERI以及第一单元区域CELL1和第二单元区域CELL2中的每一者可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路区域PERI可以包括第一衬底210以及形成在第一衬底210上的多个电路元件220a、220b和220c。可以在多个电路元件220a、220b和220c上提供包括一个或更多个绝缘层的层间绝缘层215，并且可以在层间绝缘层215中提供电连接到多个电路元件220a、220b和220c的多条金属线。例如，多条金属线可以包括连接到多个电路元件220a、220b和220c的第一金属线230a、230b和230c，以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。多条金属线可以由各种导电材料中的至少一种形成。例如，第一金属线230a、230b和230c可以由具有相对高的电阻率的钨形成，而第二金属线240a、240b和240c可以由具有相对低的电阻率的铜形成。

在一些示例实施例中，图示和描述了第一金属线230a、230b和230c以及第二金属线240a、240b和240c。然而，发明构思的示例实施例不限于此。在一些示例实施例中，可以在第二金属线240a、240b和240c上进一步形成至少一条或更多条额外的金属线。在一些示例实施例中，第二金属线240a、240b和240c可以由铝形成，而形成在第二金属线240a、240b和240c上的至少一些额外的金属线可以由电阻率比第二金属线240a、240b和240c的铝的电阻率低的铜形成。

层间绝缘层215可以设置在第一衬底210上并且可以包括诸如氧化硅和/或氮化硅的绝缘材料。

第一单元区域CELL1和第二单元区域CELL2中的每一者可以包括至少一个存储块。第一单元区域CELL1可以包括第二衬底310和公共源极线320。可以沿与第二衬底310的顶表面垂直或基本上垂直的方向(例如，Z轴方向)在第二衬底310上堆叠多条字线330(331至338)。串选择线和接地选择线可以分别设置在字线330上方和下方，并且多条字线330可以设置在串选择线与接地选择线之间。同样地，第二单元区域CELL2可以包括第三衬底410和公共源极线420，并且可以沿与第三衬底410的顶表面垂直或基本上垂直的方向(例如，Z轴方向)在第三衬底410上堆叠多条字线430(例如，431、432至437、438)。第二衬底310和第三衬底410中的每一者可以由各种材料中的至少一种形成，并且可以是例如硅衬底、硅-锗衬底、锗衬底、或在单晶硅衬底上生长了单晶外延层的衬底，但是示例实施例不限于此。可以在第一单元区域CELL1和第二单元区域CELL2中的每一者中形成多个沟道结构CH。

在一些示例实施例中，如区域“A1”中图示的，沟道结构CH可以设置在位线接合区域BLBA中并且可以在与第二衬底310的顶表面垂直或基本上垂直的方向上延伸以穿透字线330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和填充绝缘层。沟道层可以电连接到位线接合区域BLBA中的第一金属线350c和第二金属线360c。例如，第二金属线360c可以是位线并且可以通过第一金属线350c连接到沟道结构CH。位线360c可以在与第二衬底310的顶表面平行或基本上平行的第一方向(例如，Y轴方向)上延伸。

在一些示例实施例中，如区域“A2”中图示的，沟道结构CH可以包括彼此连接的下沟道LCH和上沟道UCH。例如，可以通过形成下沟道LCH的工艺和形成上沟道UCH的工艺来形成沟道结构CH。下沟道LCH可以在与第二衬底310的顶表面垂直或基本上垂直的方向上延伸以穿透公共源极线320以及下字线331和332。下沟道LCH可以包括数据存储层、沟道层和填充绝缘层，并且可以连接到上沟道UCH。上沟道UCH可以穿透上字线333至338。上沟道UCH可以包括数据存储层、沟道层和填充绝缘层，并且上沟道UCH的沟道层可以电连接到第一金属线350c和第二金属线360c。随着沟道的长度增加，由于制造工艺的特性，可能难以形成具有基本上均匀的宽度的沟道。由于通过顺序地执行的工艺而形成的下沟道LCH和上沟道UCH，根据一些示例实施例的存储器件100_3可以包括具有改进的宽度均匀性的沟道。

在一些示例实施例中，沟道结构CH如区域“A2”中图示的那样包括下沟道LCH和上沟道UCH，并且挨着下沟道LCH与上沟道UCH之间的边界定位的字线可以是虚设字线。例如，和下沟道LCH与上沟道UCH之间的边界相邻的字线332和333可以是虚设字线。在一些示例实施例中，可以不将数据存储在连接到虚设字线的存储单元中。或者，与连接到虚设字线的存储单元相对应的页的数目可以小于与连接到一般字线的存储单元相对应的页的数目。对虚设字线施加的电压的电平可以与对一般字线施加的电压的电平不同，因此，可以降低下沟道LCH与上沟道UCH之间的不一致沟道宽度对存储器件的操作的影响。

同时，在“A2”区域中，被下沟道LCH穿透的下字线331和332的数目小于被上沟道UCH穿透的上字线333至338的数目。然而，发明构思的示例实施例不限于此。在一些示例实施例中，被下沟道LCH穿透的下字线的数目可以等于或多于被上沟道UCH穿透的上字线的数目。另外，设置在第二单元区域CELL2中的沟道结构CH的结构特征和连接关系可以与设置在第一单元区域CELL1中的沟道结构CH的结构特征和连接关系基本上相同。

在位线接合区域BLBA中，可以在第一单元区域CELL1中提供第一贯通电极THV1，并且可以在第二单元区域CELL2中提供第二贯通电极THV2。如图22中图示的，第一贯通电极THV1可以穿透公共源极线320和多条字线330。在一些示例实施例中，第一贯通电极THV1可以进一步穿透第二衬底310。第一贯通电极THV1可以包括导电材料。或者，第一贯通电极THV1可以包括被绝缘材料围绕的导电材料。第二贯通电极THV2可以具有与第一贯通电极THV1相同的形状和结构。

在一些示例实施例中，第一贯通电极THV1和第二贯通电极THV2可以通过第一贯通金属图案372d和第二贯通金属图案472d彼此电连接。第一贯通金属图案372d可以形成在包括第一单元区域CELL1的第一上芯片的底端处，而第二贯通金属图案472d可以形成在包括第二单元区域CELL2的第二上芯片的顶端处。第一贯通电极THV1可以电连接到第一金属线350c和第二金属线360c。可以在第一贯通电极THV1与第一贯通金属图案372d之间形成下通路371d，并且可以在第二贯通电极THV2与第二贯通金属图案472d之间形成上通路471d。第一贯通金属图案372d和第二贯通金属图案472d可以通过接合方法彼此连接。

另外，在位线接合区域BLBA中，可以在外围电路区域PERI的最上金属层中形成上金属图案252，并且可以在第一单元区域CELL1的最上金属层中形成形状与上金属图案252相同的上金属图案392。第一单元区域CELL1的上金属图案392和外围电路区域PERI的上金属图案252可以通过接合方法彼此电连接。在位线接合区域BLBA中，位线360c可以电连接到包括在外围电路区域PERI中的页缓冲器。例如，外围电路区域PERI的电路元件220c中的一些可以构成页缓冲器，并且位线360c可以通过第一单元区域CELL1的上接合金属图案370c和外围电路区域PERI的上接合金属图案270c电连接到构成页缓冲器的电路元件220c。

继续参考图22，在字线接合区域WLBA中，第一单元区域CELL1的字线330可以在与第二衬底310的顶表面平行或基本上平行的第二方向(例如，X轴方向)上延伸并且可以连接到多个单元接触插塞340(341至347)。第一金属线350b和第二金属线360b可以顺序地连接到与字线330连接的单元接触插塞340上。在字线接合区域WLBA中，单元接触插塞340可以通过第一单元区域CELL1的上接合金属图案372b和外围电路区域PERI的上接合金属图案270b连接到外围电路区域PERI。

单元接触插塞340可以电连接到包括在外围电路区域PERI中的行译码器。例如，外围电路区域PERI的电路元件220b中的一些可以构成行译码器，并且单元接触插塞340可以通过第一单元区域CELL1的上接合金属图案372b和外围电路区域PERI的上接合金属图案270b电连接到构成行译码器的电路元件220b。在一些示例实施例中，构成行译码器的电路元件220b的工作电压可以与构成页缓冲器的电路元件220c的工作电压不同。例如，构成页缓冲器的电路元件220c的工作电压可以大于构成行译码器的电路元件220b的工作电压。

同样地，在字线接合区域WLBA中，第二单元区域CELL2的字线430可以在与第三衬底410的顶表面平行或基本上平行的第二方向(例如，X轴方向)上延伸并且可以连接到多个单元接触插塞440(例如，441、442至446、447)。单元接触插塞440可以通过第二单元区域CELL2的上金属图案以及第一单元区域CELL1的下金属图案和上金属图案及单元接触插塞348连接到外围电路区域PERI。

在字线接合区域WLBA中，上接合金属图案372b可以形成在第一单元区域CELL1中，并且上接合金属图案270b可以形成在外围电路区域PERI中。第一单元区域CELL1的上接合金属图案372b和外围电路区域PERI的上接合金属图案270b可以通过接合方法彼此电连接。上接合金属图案372b和上接合金属图案270b可以由铝、铜或钨形成，但是示例实施例不限于此。

在外部焊盘接合区域PA中，可以在第一单元区域CELL1的下部中形成下金属图案371e，并且可以在第二单元区域CELL2的上部中形成上金属图案472a。第一单元区域CELL1的下金属图案371e和第二单元区域CELL2的上金属图案472a可以在外部焊盘接合区域PA中通过接合方法彼此连接。同样地，可以在第一单元区域CELL1的上部中形成上金属图案372a，并且可以在外围电路区域PERI的上部中形成上金属图案272a。第一单元区域CELL1的上金属图案372a和外围电路区域PERI的上金属图案272a可以通过接合方法彼此连接。

公共源极线接触插塞380和480可以设置在外部焊盘接合区域PA中。公共源极线接触插塞380和480可以由诸如金属、金属化合物和/或掺杂多晶硅的导电材料形成，但是示例实施例不限于此。第一单元区域CELL1的公共源极线接触插塞380可以电连接到公共源极线320，而第二单元区域CELL2的公共源极线接触插塞480可以电连接到公共源极线420。可以在第一单元区域CELL1的公共源极线接触插塞380上顺序地堆叠第一金属线350a和第二金属线360a，并且可以在第二单元区域CELL2的公共源极线接触插塞480上顺序地堆叠第一金属线450a和第二金属线460a。第二单元区域CELL2可以包括第一金属线450c和第二金属线460c。

输入/输出焊盘205、405和406可以设置在外部焊盘接合区域PA中。参考图22，下绝缘层201可以覆盖第一衬底210的底表面，并且可以在下绝缘层201上形成第一输入/输出焊盘205。第一输入/输出焊盘205可以通过第一输入/输出接触插塞203连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个电路元件并且可以通过下绝缘层201与第一衬底210分离。另外，侧绝缘层可以设置在第一输入/输出接触插塞203与第一衬底210之间以使第一输入/输出接触插塞203与第一衬底210电隔离。

可以在第三衬底410上形成覆盖第三衬底410的顶表面的上绝缘层401。第二输入/输出焊盘405和/或第三输入/输出焊盘406可以设置在上绝缘层401上。第二输入/输出焊盘405可以通过第二输入/输出接触插塞403和303连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个电路元件，并且第三输入/输出焊盘406可以通过第三输入/输出接触插塞404和304连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个电路元件。

在一些示例实施例中，第三衬底410可以不设置在其中设置了输入/输出接触插塞的区域中。例如，如区域“B”中图示的，第三输入/输出接触插塞404可以在与第三衬底410的顶表面平行或基本上平行的方向上与第三衬底410分离，并且可以穿透第二单元区域CELL2的层间绝缘层415以便连接到第三输入/输出焊盘406。在一些示例实施例中，可以通过各种工艺中的至少一种工艺来形成第三输入/输出接触插塞404。

在一些示例实施例中，如区域“B1”中图示的，第三输入/输出接触插塞404可以在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变大。换句话说，在区域“A1”中描述的沟道结构CH的直径可以朝向上绝缘层401逐渐变小，但是第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变大。例如，可以在通过接合方法将第二单元区域CELL2和第一单元区域CELL1彼此接合之后形成第三输入/输出接触插塞404。

在一些示例实施例中，如区域“B2”中图示的，第三输入/输出接触插塞404可以在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变小。换句话说，像沟道结构CH一样，第三输入/输出接触插塞404的直径可以朝向上绝缘层401逐渐变小。例如，可以在第二单元区域CELL2和第一单元区域CELL1彼此接合之前与单元接触插塞440一起形成第三输入/输出接触插塞404。

在一些示例实施例中，输入/输出接触插塞可以与第三衬底410交叠。例如，如区域“C”中图示的，第二输入/输出接触插塞403可以在第三方向(例如，Z轴方向)上穿透第二单元区域CELL2的层间绝缘层415并且可以穿过第三衬底410电连接到第二输入/输出焊盘405。在一些示例实施例中，可以通过各种方法来实现第二输入/输出接触插塞403和第二输入/输出焊盘405的连接结构。

在一些示例实施例中，如区域“C1”中图示的，可以形成开口408以穿透第三衬底410，并且第二输入/输出接触插塞403可以通过形成在第三衬底410中的开口408直接连接到第二输入/输出焊盘405。在一些示例实施例中，如区域“C1”中图示的，第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变大。然而，发明构思的示例实施例不限于此，并且在一些示例实施例中，第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变小。

在一些示例实施例中，如区域“C2”中图示的，可以形成穿透第三衬底410的开口408，并且可以在开口408中形成接触407。接触407的一端可以连接到第二输入/输出焊盘405，而接触407的另一端可以连接到第二输入/输出接触插塞403。因此，第二输入/输出接触插塞403可以通过开口408中的接触407电连接到第二输入/输出焊盘405。在一些示例实施例中，如区域“C2”中图示的，接触407的直径可以朝向第二输入/输出焊盘405逐渐变大，而第二输入/输出接触插塞403的直径可以朝向第二输入/输出焊盘405逐渐变小。例如，可以在第二单元区域CELL2和第一单元区域CELL1彼此接合之前与单元接触插塞440一起形成第二输入/输出接触插塞403，并且可以在第二单元区域CELL2和第一单元区域CELL1彼此接合之后形成接触407。

在区域“C3”中图示的一些示例实施例中，与区域“C2”的示例实施例相比，可以在第三衬底410的开口408的底端上进一步形成停止物409。停止物409可以是形成在与公共源极线420相同的层中的金属线。或者，停止物409可以是形成在与至少一条字线430相同的层中的金属线。第二输入/输出接触插塞403可以通过接触407和停止器409电连接到第二输入/输出焊盘405。

像第二单元区域CELL2的第二输入/输出接触插塞403和第三输入/输出接触插塞404一样，第一单元区域CELL1的第二输入/输出接触插塞303和第三输入/输出接触插塞304中的每一者的直径可以朝向下金属图案371e逐渐变小或者可以朝向下金属图案371e逐渐变大。

同时，在一些示例实施例中，可以在第三衬底410中形成狭缝411。例如，狭缝411可以形成在外部焊盘接合区域PA的某个位置处。例如，如区域“D”中图示的，当在平面图中观察时，狭缝411可以位于第二输入/输出焊盘405与单元接触插塞440之间。或者，当在平面图中观察时，第二输入/输出焊盘405可以位于狭缝411与单元接触插塞440之间。

在一些示例实施例中，如区域“D1”中图示的，狭缝411可以被形成为穿透第三衬底410。例如，狭缝411可以用于抑制或防止第三衬底410在形成开口408时细微地裂开。然而，发明构思的示例实施例不限于此，并且在一些示例实施例中，狭缝411可以被形成为具有范围从第三衬底410的厚度的大约60％到大约70％的深度。

在一些示例实施例中，如区域“D2”中图示的，可以在狭缝411中形成导电材料412。例如，导电材料412可以用于将在驱动外部焊盘接合区域PA中的电路元件时发生的泄漏电流排放到外部。在一些示例实施例中，导电材料412可以连接到外部接地线。

在一些示例实施例中，如区域“D3”中图示的，可以在狭缝411中形成绝缘材料413。例如，绝缘材料413可以用于使设置在外部焊盘接合区域PA中的第二输入/输出焊盘405和第二输入/输出接触插塞403与字线接合区域WLBA电隔离。由于绝缘材料413形成在狭缝411中，所以可以抑制或防止通过第二输入/输出焊盘405提供的电压影响字线接合区域WLBA中设置在第三衬底410上的金属层。

同时，在一些示例实施例中，可以选择性地形成第一输入/输出焊盘205、第二输入/输出焊盘405和第三输入/输出焊盘406。例如，存储器件100_3可以被实现为仅包括设置在第一衬底210上的第一输入/输出焊盘205，仅包括设置在第三衬底410上的第二输入/输出焊盘405，或者仅包括设置在上绝缘层401上的第三输入/输出焊盘406。

在一些示例实施例中，第一单元区域CELL1的第二衬底310或第二单元区域CELL2的第三衬底410中的至少一者可以被用作牺牲衬底并且可以在接合工艺之前或之后被完全地或部分地去除。可以在去除衬底之后堆叠额外的层。例如，可以在外围电路区域PERI和第一单元区域CELL1的接合工艺之前或之后去除第一单元区域CELL1的第二衬底310，然后，可以形成覆盖公共源极线320的顶表面的绝缘层或用于连接的导电层。同样地，可以在第一单元区域CELL1和第二单元区域CELL2的接合工艺之前或之后去除第二单元区域CELL2的第三衬底410，然后，可以形成覆盖公共源极线420的顶表面的上绝缘层401或用于连接的导电层。

在发明构思的示例实施例中，垂直电容器VC或垂直电阻器VR可以被形成为穿透第一单元区域CELL1和第二单元区域CELL2。例如，如图22中图示的，虚设焊盘DPX1、DPX2和DPX3可以形成在上绝缘层401上并且可以被形成为不与第三衬底410交叠。在这种情况下，虚设接触插塞可以被形成为穿透上绝缘层401、第一单元区域CELL1和第二单元区域CELL2。也就是说，垂直电容器VC或垂直电阻VR可以被形成为穿透上绝缘层401、第一单元区域CELL1和第二单元区域CELL2。在另一示例实施例中，虚设焊盘DPX1、DPX2和DPX3可以形成在上绝缘层401上并且可以被形成为与第三衬底410交叠。在一些示例实施例中，穿透第一单元区域CELL1和第二单元区域CELL2的虚设接触插塞可以通过穿透第三衬底410和上绝缘层401的接触连接到虚设焊盘DPX1、DPX2和DPX3。由于如上所述垂直电容器VC或垂直电阻器VR被形成为穿透第一单元区域CELL1和第二单元区域CELL2，所以非易失性存储器件100_3可以提供更大容量的无源元件。

根据发明构思的一些示例非易失性存储器件可以提供大容量的无源元件，同时减少或最小化芯片尺寸的增加。

上述内容是本发明构思的示例实施例。本发明构思不仅包括上述示例实施例，而且还包括能够通过简单设计变化或修改来做出的示例实施例。此外，发明构思包括能够通过容易地修改示例实施例来实行的技术。因此，发明构思的范围不应当由上述示例实施例确定。

应理解，当诸如层、膜、区域或衬底的一个元件被称为“在”另一元件“上”时，它可以直接位于另一元件上或者也可以存在中间元件。相比之下，当一个元件被称为“直接在”另一元件“上”时，不存在任何中间元件。应进一步理解，当一个元件被称为“在”另一元件“上”时，它可以在另一元件上方或之下或者与另一元件相邻(例如，水平相邻)。

应理解，关于其他元件和/或其属性(例如，结构、表面、方向等)可以被称为“垂直”、“平行”、“共面”等的元件和/或其属性(例如，结构、表面、方向等)关于其他元件和/或其属性分别可以是“垂直”、“平行”、“共面”等或者可以是“基本上垂直”、“基本上平行”、“基本上共面”。

应理解，本文描述为“基本上”相同和/或完全相同的元件和/或其属性包含在幅度上具有等于或小于10％的相对差的元件和/或其属性。此外，不管元件和/或其属性是否被修改为“基本上”，应理解，这些元件和/或其属性都应当被解释为包括所述元件和/或其属性周围的制造或操作公差(例如，±10％)。

以上公开的一个或更多个元件可以包括以下项或者被实现在以下项中：一个或更多个处理电路，诸如包括逻辑电路的硬件；硬件/软件组合，诸如运行软件的处理器；或它们的组合。例如，处理电路更具体地可以包括但不限于：中央处理器(CPU)、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FGPA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

虽然已经参考发明构思的示例实施例描述了发明构思的一些示例实施例，但是对本领域的普通技术人员而言将清楚的是，在不背离发明构思的范围的情况下，可以对其做出各种改变和修改。