采用电阻采样且兼容P、N型功率管的电流采样电路

技术领域

本发明涉及一种电流采样电路，特别是一种采用电阻采样且兼容P、N型功率管的电流采样电路，属于半导体集成电路技术领域。

背景技术

随着科技的不断发展和进步，许多便携式电子产品对功耗的要求越来越高，例如智能手机、相机等，因此对于输出电流的检测精度要求越来越高。

如图3所示，现有技术的电流采样电路包含功率管M1、采样管M14、调整管M15和运算放大器，功率管M1和采样管M14的栅极连接，用于提供相同的栅极电压，功率管M1和采样管M14的漏端与电源电压VS连接，用于接收输入电压；功率管M1的源端提供输出电流IOUT，采样管M14的源端提供与IOUT成比例的检测电流ISEN，运算放大器和调整管M15构成负反馈，钳位采样管M14的源端电压和功率管M1的源端电压。

现有的电流检测电路具有以下的不足：运算放大器的输入失调电压随着电源电压、输入共模电压、工艺、温度等外界环境的变化而变化，从而引起钳位误差，进而影响电流检测精度。工作在线性区的晶体管的I-V特性为

；

其中，I表示晶体管漏端至源端的沟道电流，VDS表示晶体管漏源电压，VGS表示晶体管栅源电压，VT表示晶体管阈值电压；

，

其中，C

假设运算放大器的输入失调电压为Vos，功率管M1宽长比是采样管M14宽长比的K倍，则功率管M1的电流IOUT以及采样管M14的电流ISEN可以表示为

其中β1、β2分别是功率管M1和采样管M14的β值；

因此，采样电流可以表示为

由于Vos2相较于其他项小很多，可忽略不计，化简得

由于工作在线性区的功率管VGS-VT往往比VDS大很多（至少大10倍），因此可继续化简为

结果显示，采样电流ISEN的精度与Vos/VDS相关，该比值越大，精度越差。工作在线性区的功率管往往导通电阻较小，导致VDS较小，这将恶化采样电流精度；另外，VDS与功率管的输出电流也相关，具体为VDS = VIN - IOUT*Ron，这将导致不同的输出电流下引起不同的采样误差。

发明内容

本发明所要解决的技术问题是提供一种采用电阻采样且兼容P、N型功率管的电流采样电路，采样精度不受输出电流的影响。

为解决上述技术问题，本发明所采用的技术方案是：

一种采用电阻采样且兼容P、N型功率管的电流采样电路，包含功率管M1、比例管M2、采样电阻R1、采样电阻R2、采样电阻R3、电阻R4、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10和晶体管M11，功率管M1的漏极与采样电阻R1的一端和采样电阻R2的一端连接并连接电源VIN，采样电阻R1的另一端与比例管M2的漏极和采样电阻R3的一端连接，功率管M1的栅极与比例管M2的栅极连接，功率管M1的源极与比例管M2的源极连接并输出信号VOUT，采样电阻R2的另一端与晶体管M3的源极和晶体管M4的源极连接，采样电阻R3的另一端与晶体管M5的源极和晶体管M10的漏极连接，晶体管M4的栅极与晶体管M5的栅极、晶体管M4的漏极和晶体管M6的漏极连接，晶体管M5的漏极与晶体管M7的漏极和晶体管M3的栅极连接，晶体管M3的漏极与电阻R4的一端连接，电阻R4的另一端输出采样电流ISEN，晶体管M6的栅极与晶体管M7的栅极和晶体管M1O的栅极连接并连接第一偏置电压，晶体管M6的源极与晶体管M8的漏极连接，晶体管M7的源极与晶体管M9的漏极连接，晶体管M10的源极与晶体管M11的漏极连接，晶体管M8的栅极与晶体管M9的栅极和晶体管M11的栅极连接并连接第二偏置电压，晶体管M8的源极与晶体管M9的源极和晶体管M11的源极连接并接地。

进一步地，还包含偏置电路。

进一步地，所述偏置电路包含电流源IB、电阻R5、晶体管M12和晶体管M13，电流源IB的一端连接电源VCC，电流源IB的另一端与电阻R5的一端和晶体管M12的栅极连接并输出第一偏置电压，电阻R5的另一端与晶体管M12的漏极和晶体管M13的栅极连接并输出第二偏置电压，晶体管M12的源极与晶体管M13的漏极连接，晶体管M13的源极接地。

进一步地，所述晶体管M12和晶体管M13为N型MOS管。

进一步地，所述采样电阻R2的另一端为节点VA，采样电阻R3的另一端为节点VB。

进一步地，所述晶体管M3、晶体管M4和晶体管M5为P型MOS管，晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10和晶体管M11为N型MOS管。

进一步地，所述功率管M1和比例管M2为N型MOS管或P型MOS管。

进一步地，所述功率管M1和比例管M2为N型MOS管，功率管M1的栅极和比例管M2的栅极与电荷泵的一端连接，电荷泵的另一端连接电源VIN。

进一步地，所述功率管M1和比例管M2为P型MOS管，功率管M1的栅极和比例管M2的栅极接地。

本发明与现有技术相比，具有以下优点和效果：本发明提供了一种采用电阻采样且兼容P、N型功率管的电流采样电路，采样精度对钳位运放的Vos不敏感，且采样精度与输出电流无关，具有很好的兼容性。

附图说明

图1是本发明的一种采用电阻采样且兼容P、N型功率管的电流采样电路的实施例1的示意图。

图2是本发明的一种采用电阻采样且兼容P、N型功率管的电流采样电路的实施例2的示意图。

图3是现有技术的采样电路的示意图。

具体实施方式

为了详细阐述本发明为达到预定技术目的而所采取的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清晰、完整地描述，显然，所描述的实施例仅仅是本发明的部分实施例，而不是全部的实施例，并且，在不付出创造性劳动的前提下，本发明的实施例中的技术手段或技术特征可以替换，下面将参考附图并结合实施例来详细说明本发明。

如图1所示，本发明的一种采用电阻采样且兼容P、N型功率管的电流采样电路，包含功率管M1、比例管M2、采样电阻R1、采样电阻R2、采样电阻R3、电阻R4、晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10和晶体管M11。

功率管M1的漏极与采样电阻R1的一端和采样电阻R2的一端连接并连接电源VIN，采样电阻R1的另一端与比例管M2的漏极和采样电阻R3的一端连接，功率管M1的栅极与比例管M2的栅极连接，用于提供相同的栅极电压。功率管M1的源极与比例管M2的源极连接并输出信号VOUT以及电流IOUT。采样电阻R2的另一端与晶体管M3的源极和晶体管M4的源极连接，采样电阻R3的另一端与晶体管M5的源极和晶体管M10的漏极连接，晶体管M4的栅极与晶体管M5的栅极、晶体管M4的漏极和晶体管M6的漏极连接，晶体管M5的漏极与晶体管M7的漏极和晶体管M3的栅极连接，晶体管M3的漏极与电阻R4的一端连接，电阻R4的另一端输出采样电流ISEN，晶体管M6的栅极与晶体管M7的栅极和晶体管M1O的栅极连接并连接第一偏置电压，晶体管M6的源极与晶体管M8的漏极连接，晶体管M7的源极与晶体管M9的漏极连接，晶体管M10的源极与晶体管M11的漏极连接，晶体管M8的栅极与晶体管M9的栅极和晶体管M11的栅极连接并连接第二偏置电压，晶体管M8的源极与晶体管M9的源极和晶体管M11的源极连接并接地。

本发明的采用电阻采样且兼容P、N型功率管的电流采样电路还包含偏置电路。偏置电路包含电流源IB、电阻R5、晶体管M12和晶体管M13，电流源IB的一端连接电源VCC，电流源IB的另一端与电阻R5的一端和晶体管M12的栅极连接并输出第一偏置电压，电阻R5的另一端与晶体管M12的漏极和晶体管M13的栅极连接并输出第二偏置电压，晶体管M12的源极与晶体管M13的漏极连接，晶体管M13的源极接地。其中，晶体管M12和晶体管M13为N型MOS管。

采样电阻R2的另一端为节点VA，采样电阻R3的另一端为节点VB。晶体管M3、晶体管M4和晶体管M5为P型MOS管，晶体管M6、晶体管M7、晶体管M8、晶体管M9、晶体管M10和晶体管M11为N型MOS管。

晶体管M3、晶体管M4、晶体管M5、晶体管M6、晶体管M7、晶体管M8、晶体管M9和电阻R4构成负反馈，钳位节点VA和节点VB的电压。具体地，当节点VA电压高于节点VB电压时，晶体管M4栅端电压升高，晶体管M3栅端电压降低，从而降低M3源端电压（即节点VA电压），构成负反馈。

晶体管M10和晶体管M11构成电流源，提供可灵活配置采样电流ISET。

功率管M1和比例管M2为N型MOS管或P型MOS管。

如图1所示，功率管M1和比例管M2为N型MOS管，功率管M1的栅极和比例管M2的栅极与电荷泵的一端连接，电荷泵的另一端连接电源VIN。

如图2所示，功率管M1和比例管M2为P型MOS管，功率管M1的栅极和比例管M2的栅极接地。

采样电阻R1、采样电阻R2、采样电阻R3构成带电流采样网络，由于功率管M1的尺寸相比比例管M2大很多，因此导通阻抗比比例管小很多，比例系数K一般几千的数量级，因此输出电流可以近似认为全部从功率管M1经过。假设功率管M1导通阻抗为Ron，则比例管导通阻抗为K*Ron。功率管两端压降为IOUT*Ron。

假设晶体管M8和晶体管M9提供相同的偏置电流，即I1 = I2 = I，则

；

其中VA是节点VA的电压，VB是节点VB的电压，VIN是电源VIN的电压，ISEN是采样电流，R1、R2、R3分别是采样电阻R1、采样电阻R2、采样电阻R3的阻值；

假设节点VA和节点VB的失调电压为Vos，则由VA = VB + Vos可得

为方便设计，一般取R1 = R2 = R3=R（因为电阻的相对精度很高，因此此处误差可以忽略），因此

由于比例管尺寸较小，导致K*Ron很大，因此可通过设计使得K*Ron远大于R，同时保证Vos/R不引入较大误差，进而等效可得

通过设计可将配置电流ISET设置为0，可得一般的电流采样公式

相比传统的MOS管采样加运放钳位结构，其优势在于钳位电路的失调电压对采样电流的影响被衰减了R倍，通过合理的设计K和R，可以在PVT下均实现较高的采样精度，并且采样精度不受输出电流的影响。

本发明提供了一种采用电阻采样且兼容P、N型功率管的电流采样电路，采样精度对钳位运放的Vos不敏感，且采样精度与输出电流无关，具有很好的兼容性。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。