半导体结构及其形成方法、封装方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法、封装方法。

背景技术

TSV/2.5D/3D/Interposer等封装形式或应用场景中，均需要将芯片贴装到基板上，再进行后需塑封或引线制程。随着封装尺寸的降低及精度要求提高，芯片贴装偏移所带来的影响越来越突出。特别是超薄芯片贴装，竖直方向的贴装倾斜(偏移)极易造成芯片破裂。

芯片贴装偏移已经成为先进封装领域中主要失效之一。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法、封装方法，以提升封装良率。

为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底包括器件区和环绕所述器件区的过渡区，所述器件区内具有器件结构；位于器件区上的第一金属层，所述第一金属层和器件结构电连接；位于过渡区上的第一对准标记；覆盖所述第一金属层和第一对准标记的介质结构，在位于器件区上的介质结构内形成连接结构，所述连接结构与所述第一金属层电连接；位于过渡区上的介质结构上的第二对准标记，所述第二对准标记在衬底上的投影与所述第一对准标记在衬底上的投影不重合。

可选的，所述器件区的形状包括矩形，所述过渡区的形状为环绕所述器件区的矩形框，所述过渡区包括四个拐角区域。

可选的，所述第一对准标记位于所述过渡区的拐角区域上，所述第二对准标记位于所述过渡区拐角区域上的介质结构上，所述第二对准标记在衬底上的投影与所述第一对准标记在衬底上的投影不重合。

可选的，所述第一对准标记和第二对准标记在衬底上的投影图形包括：“十”字型、圆形、椭圆形或多边形。

可选的，所述介质结构的材料包括氧化硅。

可选的，所述衬底还包括环绕所述过渡区的保护区，所述保护区上具有环绕所述过渡区和器件区的保护环结构。

可选的，还包括：位于器件区上的介质结构上的第二金属层，所述第二金属层与所述连接结构电连接。

相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括器件区和环绕所述器件区的过渡区，所述器件区内具有器件结构；在器件区上形成第一金属层，所述第一金属层和器件结构电连接；在过渡区上形成第一对准标记；形成覆盖所述第一金属层和第一对准标记的介质结构，在位于器件区上的介质结构内形成连接结构，所述连接结构与所述第一金属层电连接；在过渡区上的介质结构上形成第二对准标记，所述第二对准标记在衬底上的投影与所述第一对准标记在衬底上的投影不重合。

可选的，所述器件区的形状包括矩形，所述过渡区的形状为环绕所述器件区的矩形框，所述过渡区包括四个拐角区域。

可选的，所述第一对准标记位于所述过渡区的拐角区域上，所述第二对准标记位于所述过渡区拐角区域上的介质结构上，所述第二对准标记在衬底上的投影与所述第一对准标记在衬底上的投影不重合。

可选的，所述第一对准标记和第二对准标记在衬底上的投影图形包括：“十”字型、圆形、椭圆形、或多边形。

可选的，所述第一对准标记与所述第一金属层同时形成。

可选的，在所述过渡区上的介质结构上形成第二对准标记的同时，还包括：在器件区上的介质结构上形成第二金属层，所述第二金属层与所述连接结构电连接。

可选的，所述第二对准标记与所述第二金属层同时形成。

可选的，所述衬底还包括环绕所述过渡区的保护区，所述保护区上具有环绕所述过渡区和器件区的保护环结构。

相应地，本发明技术方案还提供一种半导体结构的封装方法，包括：提供半导体结构；提供载板；将所述半导体结构焊接在所述载板上，根据所述第一对准标记或第二对准标记对所述半导体结构进行平行于载板表面方向上的水平对位，根据所述第一对准标记和第二对准标记对所述半导体结构进行垂直于载板表面方向上的垂直对位。

可选的，根据所述第一对准标记或第二对准标记对所述半导体结构进行平行于载板表面方向上的水平对位的方法包括：根据第一图像感知设备获取半导体结构第一对准标记或第二对准标记的数量；当获取到所述第一对准标记或第二对准标记的数量大于或等于3时，根据所述第一对准标记或第二对准标记的位置获取半导体结构的平面位置；根据获取的半导体结构的平面位置进行水平方向上的精度校准，所述校准精度在所述第一对准标记或第二对准标记轮廓的最大尺寸范围内。

可选的，根据所述第一对准标记和第二对准标记对所述半导体结构进行垂直于载板表面方向上的垂直对位的方法包括：根据第一位置感知设备获取半导体结构的任一拐角区域上的第一对准标记；根据第二位置感知设备获取半导体结构同一拐角区域上的第二对准标记；获取所述第二对准标记和第一对准标记之间的高度差；根据所述高度差对所述半导体结构进行垂直方向上的精度校准。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明的技术方案，通过在器件区上形成第一金属层，在过渡区上形成第一对准标记，再在所述第一金属层上和第一对准标记上形成介质结构，在介质结构上形成第二对准标记。所述第二对准标记在衬底上的投影与所述第一对准标记在衬底上的投影不重合，从而使得所述第一对准标记和第二对准标记互不干扰，后续在对准抓取第一对准标记和第二对准标记的图形时，所述第一对准标记和第二对准标记能够被清晰获取，提升对准效率和精度；同时，所述第一对准标记和第二对准标记分别位于不同层，从而在对半导体结构后续焊接进行垂直方向上的对准时，通过抓取第一对准标记和第二对准标记之间的高度差即可监控竖直方向贴装精度，所述第一对准标记和第二对准标记之间的高度差即为所述连接结构的高度，所述连接结构的高度小于所述半导体结构的整体高度，从而使得所述半导体结构在垂直方向上的贴装精度提升，并不需要花费额外的成本。

进一步，所述过渡区包括四个拐角区域，所述第一对准标记位于所述过渡区的拐角区域上，所述第二对准标记位于所述过渡区拐角区域上的介质结构上。从而在对半导体结构后续焊接进行水平方向上的对准时，仅需要抓取拐角区域上的第一对准标记或第二对准标记，3个对准标记的图形即可确认半导体结构平面位置，所述第一对准标记或第二对准标记的图形尺寸和位置均可控，并可根据所述第一对准标记或第二对准标记的大小，将对位偏移最小量控制在所述第一对准标记或第二对准标记轮廓的最大尺寸范围内，提升了对位精度。

附图说明

图1和图2是一实施例中半导体结构的示意图；

图3至图11是本发明实施例中半导体结构形成过程的示意图；

图12是本发明实施例中半导体结构的封装方法流程示意图；

图13是本发明实施例中半导体结构的封装方法的结构示意图。

具体实施方式

如背景技术所述，现有的封装结构良率还有待提升。

图1和图2是一实施例中半导体结构的示意图。

请参考图1和图2，图2为图1的俯视图，所述半导体结构包括：载板300；焊接于载板300上的芯片结构，所述芯片结构包括：衬底100；位于衬底100上的器件层101，所述器件层101内具有器件结构102；位于器件层101上的介质结构104，位于介质结构104内的连接结构103，所述连接结构103与所述器件结构102电连接，所述介质结构104暴露出所述连接结构103的顶部表面。

所述半导体结构中，将所述芯片结构焊接于载板300上时，需要将所述芯片结构与载板300上的焊接点进行水平方向上的对位和垂直方向上的对位。在进行水平方向上的对位时，每个产品需在芯片表面寻找至少2个唯一的图形作为对位点，所选图形的尺寸、位置不可控，允许偏移规范受限于选取图形的尺寸大小，每个产品可控的实际偏移量不固定，目前可控的最小偏移量也较大。在进行垂直方向上的对位时，通过识别芯片结构表面和载板300表面高度差值H1监控竖直方向贴装精度，高度差值H1受芯片结构厚度影响，通常芯片厚度超过50um。因此所述芯片结构与载板300上的焊接点在水平方向上的对位和垂直方向上的对位精度都较差。

随着封装尺寸的降低及精度要求提高，芯片贴装偏移所带来的影响越来越突出。特别是超薄芯片贴装，芯片厚度已经降低到50um以下，竖直方向的贴装倾斜(偏移)极易造成芯片破裂，水平方向的贴装偏移导致焊接不良。均会影响半导体结构的封装良率。

为了解决上述问题，本发明技术方案提供一种半导体结构及其形成方法、半导体结构的封装方法，通过在器件区上形成第一金属层，在过渡区上形成第一对准标记，再在所述第一金属层上和第一对准标记上形成介质结构，在介质结构上形成第二对准标记。所述第二对准标记在衬底上的投影与所述第一对准标记在衬底上的投影不重合，从而使得所述第一对准标记和第二对准标记互不干扰，后续在对准抓取第一对准标记和第二对准标记的图形时，所述第一对准标记和第二对准标记能够被清晰获取，提升对准效率和精度；同时，所述第一对准标记和第二对准标记分别位于不同层，从而在对半导体结构后续焊接进行垂直方向上的对准时，通过抓取第一对准标记和第二对准标记之间的高度差即可监控竖直方向贴装精度，所述第一对准标记和第二对准标记之间的高度差即为所述连接结构的高度，所述连接结构的高度小于所述半导体结构的整体高度，从而使得所述半导体结构在垂直方向上的贴装精度提升，并不需要花费额外的成本。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图11是本发明实施例中半导体结构形成过程的示意图。

请参考图3和图4，图4为图3的俯视图，提供衬底200，所述衬底200包括器件区I和环绕所述器件区I的过渡区II，所述器件区I内具有器件结构202。

在本实施例中，所述器件区I的形状包括矩形，所述过渡区II的形状为环绕所述器件区I的矩形框，所述过渡区II包括四个拐角区域A。

在本实施例中，所述衬底200还包括环绕所述过渡区II的保护区(未图示)。

在本实施例中，所述衬底200的材料为硅。

在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

在本实施例中，所述器件结构202位于衬底200上的器件层201内，所述器件结构202包括晶体管、二极管、三极管、电容、电感或导电结构等。

请参考图5至图7，图6为图5的俯视图，图7为图6中区域A的放大示意图，在器件区I的器件层201上形成第一金属层203，所述第一金属层203和器件结构202电连接。

所述第一金属层203的材料包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。

请继续参考图5至图7，在过渡区II的器件层201上形成第一对准标记204。

在本实施例中，所述第一对准标记204和第一金属层203同时形成。所述第一对准标记204位于所述过渡区II的拐角区域A上。

请参考图8，图8为在图5基础上的结构示意图，形成覆盖第一金属层203和第一对准标记204的介质结构205，在位于器件区I上的介质结构205内形成连接结构206，所述连接结构206与所述第一金属层203电连接.

所述连接结构206包括若干层金属层(未标示)和位于相邻金属层之间的插塞结构(未标示)。

所述连接结构206的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或两种的组合。

在本实施例中，所述介质结构205的材料包括氧化硅。所述氧化硅材料为透明材料，从而后续在对准时能够抓取到第一对准标记204的图形。

请参考图9至图11，图10为图9省略介质结构205的俯视图，图11为图10中区域A的放大示意图，在过渡区II上的介质结构205上形成第二对准标记208，所述第二对准标记208在衬底200上的投影与所述第一对准标记204在衬底200上的投影不重合。

在本实施例中，所述第二对准标记208位于所述过渡区II拐角区域A上的介质结构205上，所述第二对准标记208在衬底200上的投影与所述第一对准标记205在衬底200上的投影不重合。从而使得所述第一对准标记204和第二对准标208记互不干扰，后续在对准抓取第一对准标记204和第二对准标记208的图形时，所述第一对准标记204和第二对准标记208能够被清晰获取，提升对准效率和精度。

所述第一对准标记204和第二对准标记208在衬底200上的投影图形包括：“十”字型、圆形、椭圆形或多边形。

在本实施例中，所述第一对准标记204和第二对准标记208在衬底200上的投影图形包括“十”字型。

所述第一对准标记204和第二对准标记208分别位于不同层，从而在对半导体结构后续焊接进行垂直方向上的对准时，通过抓取第一对准标记204和第二对准标记208之间的高度差即可监控竖直方向贴装精度，所述第一对准标记204和第二对准标记208之间的高度差即为所述连接结构205的高度，所述连接结构205的高度小于所述半导体结构的整体高度，从而使得所述半导体结构在垂直方向上的贴装精度提升，并不需要花费额外的成本。

请继续参考图9至图11，在器件区I上的介质结构205上形成第二金属层207，所述第二金属层207与所述连接结构206电连接。

在本实施例中，所述第二对准标记208与所述第二金属层207同时形成。

在本实施例中，在形成所述第一金属层203、连接结构206和第二金属层207的同时，还包括：在所述保护区上形成环绕所述过渡区I和器件区II的保护环结构(未图示)。

所述第二金属层207的材料包括铜、铝、钨、钴、镍和钽中的一种或多种的组合。

需要注意的是，图9中所述第二金属层207和第一金属层203并非位于同一剖面，示意性地在图9中同时体现出所述第二金属层207和第一金属层203。

相应地，本发明实施例还提供一种半导体结构，请继续参考图9至图11，包括：

衬底200，所述衬底200包括器件区I和环绕所述器件区I的过渡区II，所述器件区I内具有器件结构202；

位于器件区I上的第一金属层203，所述第一金属层203和器件结构202电连接；

位于过渡区II上的第一对准标记204；

覆盖所述第一金属层203和第一对准标记204的介质结构205，在位于器件区I上介质结构205内形成的连接结构206，所述连接结构206与所述第一金属层203电连接；

位于过渡区II上的介质结构205上的第二对准标记208，所述第二对准标记208在衬底200上的投影与所述第一对准标记204在衬底200上的投影不重合。

在本实施例中，所述器件区I的形状包括矩形，所述过渡区II的形状为环绕所述器件区I的矩形框，所述过渡区II包括四个拐角区域A。

在本实施例中，所述第一对准标记204位于所述过渡区II的拐角区域A上，所述第二对准标记208位于所述过渡区II拐角区域A上的介质结构205上，所述第二对准标记208在衬底200上的投影与所述第一对准标记204在衬底200上的投影不重合。

在本实施例中，所述第一对准标记204和第二对准标记208在衬底200上的投影图形包括：“十”字型、圆形、椭圆形或多边形。

在本实施例中，所述介质结构205的材料包括氧化硅。

在本实施例中，所述衬底200还包括环绕所述过渡区II的保护区，所述保护区上具有环绕所述过渡区II和器件区I的保护环结构。

在本实施例中，还包括：位于器件区I上的介质结构205上的第二金属层207，所述第二金属层207与所述连接结构206电连接。

图12是本发明实施例中半导体结构的封装方法流程示意图；图13是本发明实施例中半导体结构的封装方法的结构示意图。

请参考图12和图13，所述半导体结构的封装方法包括：

步骤S10：提供如图9至图11所述的半导体结构；

步骤S20：提供载板400；

步骤S30：将所述半导体结构焊接在所述载板400上，根据所述第一对准标记204或第二对准标记208对所述半导体结构进行平行于载板400表面方向上的水平对位，根据所述第一对准标记204和第二对准标记208对所述半导体结构进行垂直于载板400表面方向上的垂直对位。

所述载板400上具有若干电路和焊接点，用于将所述半导体结构与外部电路电连接。

在本实施例中，根据所述第一对准标记204或第二对准标记208对所述半导体结构进行平行于载板400表面方向上的水平对位的方法包括：根据第一图像感知设备获取半导体结构第一对准标记204或第二对准标记208的数量；当获取到所述第一对准标记204或第二对准标记208的数量大于或等于3时，根据所述第一对准标记204或第二对准标记208的位置获取半导体结构的平面位置；根据获取的半导体结构的平面位置进行水平方向上的精度校准，所述校准精度在所第一对准标记204或第二对准标记208轮廓的最大尺寸范围内。

所述过渡区II包括四个拐角区域A，所述第一对准标记204位于所述过渡区II的拐角区域A上，所述第二对准标记208位于所述过渡区II拐角区域A上的介质结构205上。从而在对半导体结构焊接进行水平方向上的对准时，仅需要抓取拐角区域A上的第一对准标记204或第二对准标记208，3个对准标记的图形即可确认半导体结构平面位置，所述第一对准标记204或第二对准标记208的图形尺寸和位置均可控，并可根据所述第一对准标记204或第二对准标记208的大小，将对位偏移最小量控制在所述第一对准标记204或第二对准标记208轮廓的最大尺寸范围内，提升了对位精度。

所述第一对准标记204和第二对准标记208位于不同层，从而在进行水平方向的对准时，所述第一对准标记204和第二对准标记208不会同时被抓取。

在本实施例中，根据所述第一对准标记204和第二对准标记208对所述半导体结构进行垂直于载板400表面方向上的垂直对位的方法包括：根据第一位置感知设备获取半导体结构的任一拐角区域A上的第一对准标记204；根据第二位置感知设备获取半导体结构同一拐角区域A上的第二对准标记208；获取所述第一对准标记204和第二对准标记208之间的高度差H2；根据所述高度差H2对所述半导体结构进行垂直方向上的精度校准。

所述第一对准标记204和第二对准标记208分别位于不同层，从而在对半导体结构后续焊接进行垂直方向上的对准时，通过抓取第一对准标记204和第二对准标记208之间的高度差H2即可监控竖直方向贴装精度，所述第一对准标记204和第二对准标记208之间的高度差H2即为所述连接结构205的高度，所述连接结构205的高度小于所述半导体结构的整体高度，从而使得所述半导体结构在垂直方向上的贴装精度提升，并不需要花费额外的成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。