具有低衬底损耗的集成螺旋电感器的制造方法

技术领域

本公开涉及一种具有改进的特征参数的集成螺旋电感器的制造方法，该改进的特征参数例如是高Q因子、高自谐振频率(SRF)和减小的硅区域消耗。特别地，本公开涉及一种具有低衬底损耗的集成螺旋电感器的制造方法。

背景技术

以CMOS技术制造的现代模拟和混合信号(AMS)集成电路(IC)采用诸如片上集成电感器之类的电路组件，以用于诸如压控振荡器(VCO)、低噪声放大器(LNA)和阻抗网络之类的各种射频(RF)电路块。

常规电感器具有螺旋形状，并且通过以下参数来表征：螺旋线匝的电感、品质因子(Q因子)和自谐振频率(SRF)。

尤其是，Q因子是电感器线圈性能的指标，用于度量电感器线圈存储磁能的能力。较高的Q因子值指示增加了存储磁能的能力，当然也指示较小的磁能耗散趋势。Q因子定义如下：

Q＝2π·(存储的能量)/(每个周期的能量损耗)

通常，Q因子取决于不同的电感器设计参数，就能量损耗而言，这会影响电感器的性能。Q因子尤其受以下限制因素影响：传导损耗、衬底损耗和辐射损耗。所有这些都取决于频率。尤其是在千兆赫兹频率下，衬底损耗通常是主要的损耗因素。

通常，电感器线圈和衬底之间的寄生电容的产生以及衬底的电阻是衬底损耗的原因。用于防止硅衬底中的电流损耗的常规方法包括增加硅衬底的电阻率。另一种方法包括增加电感器和硅衬底表面之间的距离。

自谐振频率(SRF)是电感器的寄生电容与电感器的理想电感进行谐振的频率。SRF限制了可以使用电感器线圈的频率范围。通常通过寄生电容来减小SRF，寄生电容例如是寄生绕组间电容、或电感器线圈与衬底之间的寄生电容。

在现有技术中已知各种方法来减小螺旋电感器的衬底损耗。举例来说，一种方法是在电感器线圈和硅衬底之间插入实心(solid)接地屏蔽物以消除有损衬底的影响。可以通过使用掺杂的多晶硅层或金属层来实现屏蔽效应。缺点是在实心接地屏蔽层中产生与电感器电流相反的磁感应涡流。负互耦合降低了螺旋电感器的电感，从而降低了Q因子。

例如，根据美国专利US 8,559,186 B2、US 8,427,266 B2和US 9,883,590 B2，可以在电感器线圈和硅衬底之间插入图案化的接地屏蔽物。图案化的接地屏蔽物屏蔽有损衬底，并且被图案化使得很大地抑制了图案化的接地屏蔽物中涡流的产生。可以适度增加Q因子。使用图案化的接地屏蔽物的缺点是会产生额外的寄生电容，从而降低SRF，因此降低电感器线圈的频率应用范围。

另一种方法是在螺旋电感器和衬底之间插入厚的介电层，例如氧化物或聚酰亚胺层。在这种情况下，电感器放置在厚的聚酰亚胺层上，该层设置在最上的CMOS金属堆叠之上。减小了对衬底的寄生电容。该方法的缺点是，它需要一些额外的工艺步骤，这不是标准CMOS制造工艺的一部分。

例如，根据美国专利US 6,169,008 B1，公开了一种包括以下步骤的方法：将沟槽蚀刻到硅衬底中，并用非晶硅或介电材料填充该沟槽。根据该方法，在沟槽上方形成螺旋电感器。

例如，美国专利US 8,324,692 B2公开了一种替代方法，其包括在电感器线圈下方在金属间介电堆叠中形成腔体。通过减小与腔体相关联的有效介电常数，可以降低电感器线圈和衬底之间的寄生电容。

在美国专利US 7,105,420 B1、US 7,255,801、US 6,437,418 B1和US 6,355,535B2中公开了用于实现螺旋电感器的高Q因子的类似方法。

根据另一种方法，通过使用微加工工艺选择性地除去电感器下方的硅材料来实现衬底损失的减少(参见例如“Large Suspended Inductors on Silicon and their use ina 2-μm CMOS RF Amplifier″，Chang et al.，IEEE Electron Device Lett.，vol 14，pp.246-248，May 1993；“High Q backside Micromachined CMOS Inductors”，Ozgur etal.，Proc.IEEE Intl.Symp.On Circuits and Systems，vol 2，pp 577-580，1999)。通过使用该方法可以有效地改进Q因子，但是使用该方法的缺点在于可靠性问题的出现，例如封装良率损失和长期机械稳定性。

在美国专利US 6,922,127 B2中公开了另一种方法。根据该公开的方法，在制造工艺的最后步骤期间，将电感器从衬底上提起。由于电感器线圈的竖直取向，所以衬底损耗变小，此外减少了硅区域消耗。与前面的情况一样，此方法可能会引发可靠性问题，例如封装良率损失和长期机械稳定性。

为了克服与前述现有技术方法相关联的技术问题，期望提供一种具有改进的特性参数(例如，对于给定电感值的改进的Q因子、更高的自谐振频率(SRF)、减小的硅区域消耗)的集成螺旋电感器的制造方法。特别地，期望提供一种具有低衬底损耗的集成螺旋电感器的制造方法。

发明内容

在权利要求1至17中规定了具有改进的特征参数的集成螺旋电感器的制造方法的示例性实施例。在权利要求18中规定了包括根据所公开的方法制造的集成螺旋电感器在内的产品设备的示例性实施例。

例如，如下所述的根据本发明的制造方法包括：对第一半导体晶片执行标准的正面CMOS制造工艺；将高电阻率的载体晶片(例如，高欧姆硅晶片或诸如玻璃之类的介电材料的晶片或诸如蓝宝石之类的陶瓷材料的晶片)永久地接合到第一半导体晶片的正面；从背面将器件晶片的硅衬底减薄到几微米(小于12微米或优选地小于3微米)的最终厚度；通过掩模蚀刻工艺完全去除专用于螺旋电感器的区域中的半导体衬底，并用介电材料(例如，氧化硅或旋涂电介质)填充所得的间隙；在晶片的背面上在介电材料之上形成螺旋电感器线圈；通过放置在填充有介电材料的间隙中的硅通孔(TSV)将电感器线圈连接到正面的CMOS电路。

根据第一实施例，所公开的具有改进的特征参数的集成螺旋电感器的制造方法包括以下步骤：提供具有标准电阻率的半导体衬底(例如，硅衬底或硅外延层)的第一半导体晶片；在半导体衬底上设置多层隔离结构(例如，介电层)；形成嵌入在多层隔离结构中的金属布线；将晶片上下颠倒，并且将具有高电阻率值的半导体衬底的载体晶片(例如，高电阻率硅晶片、或玻璃晶片、或硅上玻璃晶片、或蓝宝石晶片)永久地接合到第一晶片的正面表面；从背面起部分地减薄第一晶片的半导体衬底；通过从专用于螺旋电感器的区域去除半导体衬底来产生间隙；用介电材料填充间隙；使用至少一个导电层(例如金属)，在填充有介电材料的间隙之上形成螺旋电感器；形成硅通孔(TSV)，该硅通孔(TSV)设置在填充有介电材料的间隙中并与剩余的硅衬底间隔开；通过硅通孔(TSV)将螺旋电感器连接到衬底正面的金属布线。

根据另一实施例，所公开的具有改进的特征参数的集成螺旋电感器的制造方法包括以下步骤：提供具有标准电阻率的半导体衬底(例如，硅衬底或硅外延层)的第一半导体晶片；在半导体衬底上设置多层隔离结构(例如，介电层)；形成嵌入在多层隔离结构中的金属布线；将晶片上下颠倒，并将具有高电阻率值的半导体衬底的载体晶片永久地接合到第一晶片的正面表面；从背面起部分地减薄第一晶片的半导体衬底；通过从专用于螺旋电感器的区域去除半导体衬底来产生间隙；用介电材料填充间隙；使用至少两个导电层(例如金属层)在填充有介电材料的间隙之上形成具有多于一个的绕组的螺旋电感器，其中，设置在介电层上的第一金属层用于形成至少一个底侧通路；形成硅通孔(TSV)，该硅通孔(TSV)设置在填充有介电材料的间隙中并与剩余的硅衬底间隔开；通过硅通孔(TSV)将螺旋电感器连接到衬底正面的金属布线。

根据另一可行实施例，所公开的具有改进的特征参数的集成螺旋电感器的制造方法包括以下步骤：提供具有标准电阻率的半导体衬底(例如，硅衬底或硅外延层)的第一半导体晶片；在半导体衬底上设置多层隔离结构(例如，介电层)；形成嵌入在多层隔离结构中的金属布线；将晶片上下颠倒，并将具有高电阻率值的半导体衬底的载体晶片永久地接合到第一晶片的正面表面；从背面起部分地减薄第一晶片的半导体衬底；通过从专用于螺旋电感器的区域去除半导体衬底来产生间隙；用介电材料填充间隙；使用一个导电层(例如金属层)，在填充有介电材料的间隙之上形成具有多于一个的绕组的螺旋电感器，其中，设置在衬底的正面上的一个或多个金属层用于形成至少一个底侧通路；形成将至少一个底侧通路连接到螺旋电感器的硅通孔(TSV)；形成硅通孔(TSV)，该通硅通孔(TSV)设置在填充有介电材料的间隙中，并与剩余的硅衬底间隔开，将螺旋电感器连接到衬底正面的金属布线。

本发明的上述和其他示例性实施例、特征和优点将在下面的详细描述中阐述，并且对于本领域技术人员而言，通过实践在书面描述及其权利要求以及附图中描述的实施例，这些示例性实施例、特征和优点部分地将是显而易见的。应当理解，前面的一般性描述和下面的详细描述都仅是示例性的，并且旨在提供概述或框架以理解权利要求的性质和特征。

附图说明

包括附图以提供对本发明的更好的理解，并且附图被并入说明书中并构成说明书的一部分。附图示出了一个或多个实施例，并且与详细描述一起用于说明各种实施例的原理和操作。

图1是根据现有技术的集成螺旋电感器的示意图。

图2示出了根据现有技术的集成螺旋电感器的等效电路的示意图。

图3是根据本方法的一个实施例制造的集成螺旋电感器的示意图。

图4是根据本方法的一个实施例制造的集成螺旋电感器的示意俯视图。

图5和图6是根据本方法的另一实施例制造的集成螺旋电感器的截面图和俯视示意图。

图7是根据本方法的一个可行实施例制造的集成螺旋电感器的示意截面图。

图8a至图8j示出了根据优选实施例的制造集成螺旋电感器的方法的制造步骤。

具体实施方式

在下文中，将关于具有改进的特性参数(例如更高的Q因子、高的自谐振频率(SRF)和减少的衬底损耗)的高质量集成螺旋电感器的制造方法来进一步详细地讨论本发明的示例性实施例。

图1是包括根据现有技术的集成螺旋电感器在内的半导体IC器件的示意性截面图。在硅衬底(101)上形成CMOS器件和电路，该硅衬底具有用于CMOS制造的典型的低电阻率。描绘了具有栅极和源极/漏极接触部(未示出阱和栅极接触部)的MOS晶体管(140)，其代表在衬底(1()1)中和衬底上形成的多个CMOS器件。在硅衬底上设置介电层(110)(金属前和金属间电介质)，并且在该介电层中形成金属布线。电感器(117s)设置在介电层(110)之上。电感器(117s)是在与衬底(100)的表面平行的平面中形成的平面螺旋线圈(螺旋电感器)。螺旋电感器(117s)的两端(端口)通过通孔(116a)和(116b)连接到布线。如果螺旋电感器超过一匝，则需要底侧通路(115c)。底侧通路(115)借助于通孔(116c)和(116d)连接到螺旋电感器(117s)。通常，使用厚的多余金属层来在标准CMOS布线之上形成电感器线圈。然后，将最上的CMOS标准金属层用于底侧通路。最后，施加诸如聚酰亚胺的钝化层(220)。

图2示出了现有技术的集成电感器线圈的等效电路的示意图。L

根据法拉第定律，流过螺旋电感器的交流电流会在下方的导电衬底中感应出镜像电流(涡电流)。根据伦茨定律，镜像电流的方向与螺旋电感器中的电流方向相反，从而导致电感劣化，因此导致螺旋电感器的Q因子降低。衬底的电阻R

为减少电感器的衬底损耗，使用具有较高的电阻R

为了获得高Q因子，还希望降低C

如图1所示的螺旋电感器的Q因子的典型值在约3到10的范围中。如果将厚的额外金属层添加到CMOS工艺流程中以产生螺旋电感器，则由于电感器的串联电阻较低，所以Q值可达到约10至20。

图3是根据所公开的方法的第一实施例制造的包括集成螺旋电感器(100s)在内的半导体IC器件的示意性截面图。在图3的截面图中，描绘了包括集成螺旋电感器在内的产品芯片(100)的三个不同区域(1)、(2)和(3)。区域(1)表示产品芯片的CMOS电路部。区域(2)表示专用于集成螺旋电感器的产品芯片的区域。区域(3)表示产品芯片的输入/输出(I/O)部。在该图的左侧，描绘了包括栅极和源极/漏极接触部在内的MOS晶体管(14)。MOS晶体管(14)形成在衬底(11)的一部分上，并且MOS晶体管(14)代表形成在衬底(11)上的多个CMOS器件和电路。硅衬底(11)具有在CMOS制造中使用的典型电阻率。浅沟槽隔离(STI)可以用于将器件彼此隔离，STI未在图中示出。形成典型的CMOS金属化部，包括接触部、几个金属层和金属间通孔。沉积为多层介电堆叠的层(13)包括金属前电介质和金属间电介质。金属焊盘(15a)提供了到螺旋电感器的一个端口的连接。金属焊盘(15d)提供了到接合焊盘的连接。金属焊盘(15a)和(15d)可以由第一CMOS金属层形成。如图3所示，具有形成在介电层(13)中的MOS晶体管(14)和布线的衬底(11)已经翻转，并且载体晶片(20)被接合到介电层(13)的上表面。载体晶片(20)具有高电阻率。

根据本发明的一个实施例，载体晶片(20)是高欧姆硅晶片。在另一实施例中，载体晶片由诸如玻璃的介电材料制成。在另一个实施例中，载体晶片由诸如蓝宝石(Al

参照图4，描绘了产品芯片(100)的螺旋电感器(100s)的示意性俯视图。图4中的线A-A’代表图3中描绘的螺旋电感器的截面图的截取方向。图3的产品区域(1)和(3)未在图4的俯视图中示出。所示的螺旋电感器(100s)具有一个绕组、两个端口和矩形形状。螺旋电感器的两个端口通过TSV(16a)和(16b)连接到CMOS电路。螺旋电感器形成在沟槽蚀刻区域(21a)中的介电层(21)上。在该区域中，去除了硅衬底(11)，并且该间隙填充有介电层(21)。S表示螺旋电感器到沟槽蚀刻区域(21a)的边缘(21p)的距离。距离S可以在10微米至500微米的范围内。请注意，TSV(16a)和(16b)也具有到剩余的硅衬底(11)的距离S。

形成在产品芯片(100)中的螺旋电感器具有矩形形状。技术人员将容易理解，本发明还适用于具有除矩形形状之外的形状的螺旋电感器，例如八边形形状、六边形形状或圆形形状。

此外，形成在产品芯片100中的螺旋电感器具有两个端口。技术人员将理解，本发明也适用于具有两个以上端口的螺旋电感器。

图3和图4所示的螺旋电感器(100s)具有低的衬底损耗，这是因为载体晶片(20)的电阻率具有高的值。载体晶片(20)的电阻率取决于载体衬底的类型。根据一个实施例，载体衬底(20)是高欧姆硅晶片。高欧姆衬底的电阻率可以在1kOhm-cm至10kOhm-cm的范围内。根据另一实施例，载体衬底是玻璃晶片。根据可行的另一实施例，载体衬底是硅上玻璃晶片。根据该实施例，器件晶片被接合到硅上玻璃晶片的玻璃侧上。在封装之前，可以通过背研磨来除去硅上玻璃载体的硅材料。根据另一个可行的实施例，载体衬底是陶瓷晶片，例如蓝宝石(Al

图3和图4所示的螺旋电感器(100s)也具有低的衬底损耗，因为在形成有螺旋电感器的区域中完全去除了低欧姆硅衬底(11)。此外，螺旋电感器与产品芯片的存在低欧姆硅衬底的任何区域间隔开距离S。这样，极大抑制了衬底(11)中的镜像电流的产生。

螺旋电感器(100s)与载体衬底(20)之间的寄生电容较低，这是因为背面的金属螺旋(17s)与接合在正面介电层(13)的上表面上的载体晶片之间的总介电厚度很大。

总介电厚度由包括金属前电介质和金属间电介质在内的介电层(13)的厚度与间隙(21a)内的介电层(21)的厚度之和给出。

在TSV(16a)和(16b)与剩余的硅衬底(11)之间的寄生电容较低，这是因为TSV与存在硅衬底的区域间隔开距离S。

图5和图6是包括根据本发明的另一实施例制造的集成螺旋电感器在内的产品芯片的示意图。从图5所示的截面图可以看出，产品芯片(200)与产品芯片(100)的不同之处在于，在背面上形成了由(17)和(19)表示的两个金属层。如在先前的实施例中一样，将螺旋电感器放置在区域(21a)内，在该区域内去除了硅，并且所得的间隙被介电材料(21)填充。螺旋电感器(200s)包括由第二金属层(19)形成的金属螺旋(19s)。螺旋电感器可以具有多于一个的绕组。如图5所示，在背面上通过第一金属层(17)提供底侧通路(17u)。多层金属结构(15a)、(16a)和(17a)提供了从形成在正面上的标准CMOS布线到在背面形成的螺旋电感器上的第一端口的连接。多层金属结构(15b)、(16b)和(17b)提供了从在正面上形成的标准CMOS布线到螺旋电感器上的第二端口的连接。背面上的第一金属层和第二金属层形成在钝化层(22)中，该钝化层(22)可以由氧化硅或聚酰亚胺层制成。钝化层(22)具有与用于产品芯片的外部连接的接合焊盘相对应的开口。

参照图6，示出了产品芯片(200)的螺旋电感器的示意性俯视图。图6中的线A-A’表示图5的螺旋电感器的截面的截取方向。产品芯片(200)的示例性螺旋电感器(200s)具有一个半的绕组。示出了底侧通路(17u)以及端口连接(16a)、(17a)和(16b)、(17b)。螺旋电感器形成在沟槽蚀刻区域(21a)中。在该区域中，已经去除了硅衬底(11)，并且所得的间隙已经被电介质(21)填充。S表示螺旋电感器到沟槽蚀刻区域(21a)的边缘(21p)的距离。如在先前的实施例中那样，距离S在10微米至500微米的范围内。请注意，TSV(16a)和(16b)也具有到剩余的硅(11)的间距S。

在产品芯片(200)中形成的螺旋电感器具有一个半的绕组。本领域技术人员将容易理解，本发明也适用于具有多于一个半的绕组的螺旋电感器。在产品芯片(200)中形成的螺旋电感器具有矩形形状。本领域技术人员将容易理解，本发明还适用于具有除矩形形状之外的形状的螺旋电感器，例如八边形形状、六边形形状或圆形形状。此外，在产品芯片(200)中形成的螺旋电感器具有非对称设计。本领域技术人员将容易理解，本发明也适用于具有对称设计的螺旋电感器。此外，在产品芯片(200)中形成的螺旋电感器具有两个端口。技术人员将理解，本发明也适用于具有两个以上端口的螺旋电感器。发明人意识到，具有圆形形状和对称设计的螺旋电感器可以提供增强的Q因子。

图7是包括根据本发明的另一实施例制造的集成螺旋电感器在内的产品芯片的示意性截面图。如在图3和图4中所示的第一实施例中那样，集成在产品芯片(300)中的螺旋电感器仅由设置在背面上的一个金属层(17)形成。与第一实施例不同，假定螺旋电感器(300s)具有多于一个的绕组。所需的底侧通路由形成在正面的金属层形成，并且嵌入在多层电介质(13)中。如图7所示，底侧通路(15u)由产品芯片的正面上的第一金属层产生。底侧通路通过TSV(16c)和(16d)连接到金属螺旋(17s)的两端。如本领域技术人员容易理解的那样，在正面上的一个以上的金属层可以用于形成底侧通路。通过互连通孔，用于底侧通路的一个以上的金属层被短路。用于形成底侧通路的金属层越多，则底侧通路的串联电阻越低。然而，用于形成底侧通路的金属层越多，则底侧通路与载体衬底(20)之间的寄生电容也越高。

图7所示的示例性实施例的特征在于，在背面上形成有具有多于一个的绕组的螺旋电感器，并且在背面上仅设置了一个金属层。与在具有两个金属层的背面上形成螺旋电感器的第二实施例相比，通常具有成本优势。此外，由于间隙(21a)内部的介电层(21)的厚度大，因此可以减小底侧通路和电感器线圈之间的寄生电容。

参照图8a至图8j，公开了根据本发明的一个实施例的包括具有低衬底损耗的集成螺旋电感器在内的产品芯片(200)的制造方法。必须注意，如本领域技术人员可以容易地理解的那样，根据该实施例的制造方法与根据本发明的其他示例性实施例的产品芯片(100)和(300)的制造方法没有实质区别。

根据本发明的该实施例，在图8a中提供了具有硅外延层(11)的硅衬底(10)，所述硅衬底(10)具有第一表面(10a)和第二表面(10b)。第一表面(10a)和第二表面(10b)彼此平行。硅衬底被重掺杂并且具有厚度T1，其在几百微米的范围内。例如，硅衬底的厚度T1可以在500微米至800微米之间。硅外延层生长在第一表面(10a)上。硅外延层具有低掺杂水平，适合于CMOS器件的形成。硅外延层的电阻率可以在1Ohm-cm至100Ohm-cm的范围内，并且优选在10Ohm-cm至20Ohm-cm的范围内。外延层(11)的厚度T2小于15微米，并且优选小于6微米。衬底和外延层都可以是p型掺杂区，但是n型掺杂对于这两者也是可行的。

根据所公开的制造方法的另一实施例，可以使用在半导体衬底的第一表面上没有生长任何外延层的半导体衬底。在那种情况下，选择半导体衬底的电阻率，使得半导体衬底适合于在第一表面(10a)上形成CMOS器件。

根据另一可行的实施例，也可以使用绝缘体上硅(SOI)衬底。在这种情况下，设置在掩埋氧化物(BOX)上的硅具有适合于形成CMOS器件的电阻率。在BOX上形成的硅的厚度可以小于3微米。SOI衬底的硅载体可以具有任何电阻率。

根据本发明的另一实施例，半导体衬底还可以具有在第一表面(10a)上生长的SiGe外延层。在不脱离本发明的范围的情况下，可以想到其他的衬底选择。

在图8b中，用(1)、(2)和(3)表示产品芯片的三个不同的硅衬底区域。区域(1)表示其中形成CMOS器件和电路的、芯片的衬底区域。区域(2)表示专用于螺旋电感器的衬底区域。区域(3)表示用于I/O电路的衬底区域，其中还提供了用于外部连接的接合焊盘。

在图8b的右侧，描绘了MOS晶体管(14)。所描绘的MOS晶体管(14)代表形成在硅区域1中的硅外延层(11)上的多个器件和电路。优选地，可以在硅外延层(11)的表面(11a)上形成图8b中未示出的浅沟槽隔离(STI)结构，以将器件彼此隔离。

具有第一表面(13a)的多层介电堆叠(13)包括金属前和层间介电层(PMD/ILD)，在其中形成电路的金属布线。多层介电堆叠中使用的典型材料是硼磷硅玻璃(BPSG)、原硅酸四乙酯(TEOS)以及多孔和无孔的低k电介质。金属布线包括多个金属层和竖直连接金属层的通孔。金属化可以是基于铝(Al)的、或基于铜(Cu)的。为了简单起见，在图8b中仅示出了一个金属层。金属层(15a)、(15b)和(15d)提供了以至少一个金属层形成的金属焊盘。在衬底的第一面上没有提供用于产品芯片的外部连接的接合焊盘。

参照图8c，将衬底(10)上下颠倒，并且将载体衬底(20)永久地接合到多层介电堆叠(13)的第一表面(13a)。

根据本发明的实施例，载体衬底(20)可以是高欧姆硅衬底，其电阻率优选地在1kOhm-cm至10kOhm-cm的范围内。根据本发明的另一实施例，载体衬底(20)可以由介电材料(例如玻璃)制成。根据本发明的另一可行的实施例，也可以使用硅上玻璃衬底。根据另一可行的实施例，可以使用陶瓷衬底(例如Al

接合工艺的一个示例描述如下。介电多层堆叠的顶表面(13a)被平坦化。这是通过沉积氧化硅并通过化学机械抛光(CMP)抛光氧化硅层来实现的。为了获得高的平面度，可以多次执行沉积氧化硅和通过CMP抛光氧化硅的步骤。之后，通过用惰性气体进行等离子体工艺来激活顶表面。然后，通过施加适当的机械力或压力，将载体衬底(20)附接到介电堆叠的第一平坦化和等离子体激活的表面(13a)。进行低温烘烤以增强接合。烘烤工艺的温度可以在450℃或更低的范围内。两个表面之间的接合被认为依赖于范德华力。利用这种接合方法，可以将氧化硅表面接合在高欧姆硅衬底的硅表面上。而且，可以将氧化硅表面接合在玻璃或陶瓷衬底的表面上。还有其他可用的接合方法可以使用。其他可用的接合方法中的一些利用粘合剂，通过该粘合剂，可以实现器件衬底的氧化硅顶表面与载体之间的可靠接合。

在EP291384781中还公开了所描述的工艺的细节，EP2913847B1的全部内容通过引用合并于此。

使用载体衬底(20)作为机械支撑，可以从背面对衬底(10)进行加工。如图8d所示，从第二表面(10b)开始，去除衬底材料。衬底去除工艺可以包括背研磨、湿法蚀刻和/或化学机械抛光(CMP)。下面描述一种以受控且均匀的方式将硅衬底减薄到仅几微米的最终厚度的方法。

在第一步骤中，通过背研磨来去除大部分高掺杂硅材料。在到达低掺杂外延层(11)之前停止背研磨。在第二步骤中，执行硅湿法蚀刻，由于高掺杂硅衬底(10)和硅外延层(11)的掺杂密度的差，该硅湿法蚀刻选择性地停止在低掺杂外延层上。在第三步骤中，进行化学机械抛光(CMP)以减小湿法刻蚀步骤之后的硅粗糙度。由于化学机械抛光进行到硅外延层(11)中，最终厚度T3小于外延硅层的初始厚度T2。取决于外延层的初始厚度，最终硅厚度T3可以小于12微米。更优选地，最终硅厚度T3小于3微米。

如果使用没有硅外延层的低掺杂衬底，则减薄工艺可以仅包括背研磨和化学机械抛光(CMP)。可以应用干涉式厚度测量以确保对剩余硅厚度T3的适当控制。如果使用绝缘体上硅衬底，则减薄工艺可以包括背研磨和选择性硅湿法蚀刻，然后湿法去除BOX。

所述工艺的进一步细节在EP2913847B1中公开。

参照图8e，通过掩模干法刻蚀工艺形成至少沟槽(21a)和(21b)，该工艺选择性地停止在多层介电堆叠(13)上。掩模(图8e中未示出)可以是图案化的光致抗蚀剂，或者优选地是由氧化硅或氮化硅制成的硬掩模。使用诸如SF

为了使沟槽光掩模与在正面上形成的结构(例如浅沟槽隔离结构，STI)正确对准，需要对准标记，该对准标记在衬底的正面上产生并且在衬底的背面上可见。技术人员可以使用几种技术来实现这种对准标记。

沟槽间隙(21a)在专用于形成螺旋电感器线圈的整个硅区域(2)上横向延伸。这样，在将要形成螺旋电感器的区域(2)中，硅外延层(11)被完全去除。在产品芯片的专用于I/O部的硅区域(3)中形成至少另一沟槽(21b)。

参照图8f，在背侧上沉积介电层(21)，从而完全填充沟槽(21a)和(21b)。介电材料必须在不高于400℃的温度下进行加工，以便不减少在正面上形成的金属化物。介电材料可以是TEOS或旋涂电介质，例如旋涂玻璃(SOG)、聚酰亚胺(PI)、聚苯并恶唑(PBO)或苯并环丁烯(BCB)。用介电材料填充沟槽的其他选项是本领域技术人员已知的。可以应用化学机械抛光(CMP)工艺来使介电层(21)平坦化。在这种情况下，在外延层(11)的硅露出之前停止CMP工艺。T4表示外延层上方的介电材料的厚度。厚度T4可以与硅厚度T3相比而言较小，但是不为零。

如结合图8g所示，通过光掩模/干法蚀刻工艺从背面蚀刻出通孔(16a)、(16b)和(16d)。贯穿整个介电层(21)并且进入多层介电堆叠(13)中来蚀刻通孔(16a)、(16b)和(16d)。通孔蚀刻工艺选择性地停止在以正面金属化形成的金属焊盘(15a)、(15b)和(15d)上。

掩模材料(图8g中未示出)可以是图案化的光致抗蚀剂或诸如TiN的金属。虽然光致抗蚀剂掩模通常在蚀刻工艺之后直接剥离，但是金属掩模需要在该工艺中稍后去除，例如在通孔(16a)、(16b)和(16d)的导电填充之后。对于小于3微米的优选厚度T3，光致抗蚀剂掩模适合于执行通孔蚀刻。通孔蚀刻掩模必须与形成在衬底正面上的金属着接焊盘(15a)、(15b)和(15d)正确对齐。可以通过在正面产生对齐结构并通过使对齐结构从背面可见来实现正确的对齐。

参照图8h，用导电材料(例如，Ti/TiN阻挡物和钨)填充通孔(16a)、(16b)和(16d)。在完成通孔填充之后，通过回蚀或CMP工艺来去除沉积在介电层(21)之上的过量金属。备选地，导电通孔填充材料可以包括Ta或Ta/TaN阻挡物和电镀铜。

这样的工艺通常用于正面金属化方案中，并且对于本领域技术人员是已知的。

在介电层(21)的上表面上沉积第一金属层，例如铝。金属层的厚度可以在1微米至6微米的范围内。通过光掩模/干法蚀刻工艺形成金属结构(17a)、(17b)、(17u)和(17d)。

金属结构(17d)表示用于产品芯片的外部连接的接合焊盘。接合焊盘(17d)放置在通孔16d上，通孔16d与形成在衬底的正面上的金属焊盘(15d)电接触。借助于此结构，在背面上能够接入来自正面上的电路的电信号，并且接合焊盘设置在背面以用于外部连接。

将金属结构(17a)放置在通孔(16a)上，该通孔(16a)与在衬底正面上形成的金属(15a)接触。金属结构(15a)、(16a)和(17a)一起在要在背面上形成的螺旋电感器和要在正面上形成的布线之间形成第一连接。

以相同的方式，将金属结构(17b)放置在通孔(16b)上，该通孔(16b)与在衬底正面上形成的金属(15b)接触。金属结构(15b)、(16b)和(17b)一起在要在背面上形成的螺旋电感器和要在正面上形成的布线之间形成第二连接。

金属结构(17u)用作具有多于一个的绕组的电感器线圈的底侧通路，这将在后续的附图中变得显而易见。

可以在金属结构(17a)、(17b)、(17u)和(17d)以及露出的介电层(21)上沉积钝化层(图8h中未示出)。钝化层可以是氮化硅，或者可以是氮氧化硅，或者可以是氧化硅和氮化硅的堆叠。钝化层可以在接合焊盘(17d)上方开口。钝化层还可以在必须从上方接触金属结构(17a)、(17b)和(17u)的位置处在这些金属结构的上方开口。

通孔(16a)、(16b)和(16d)放置在填充有介电材料(21)的沟槽蚀刻区域中。这样，这些通孔彼此电隔离并且与剩余的硅外延层(11)电隔离。特别地，通孔(16a)和(16b)与硅区域间隔开。这样，减小了剩余的衬底与通孔(16a)和(16b)之间的寄生电容。

现在参考图8i，完成了螺旋电感器线圈的形成。螺旋电感器包括第二金属层(19)。用于螺旋线圈(19)的金属可以是Cu、Au或Al。Cu可以是优选选择，因为与Au(2.44×10

根据一种可行的基于铜的工艺，使用双镶嵌工艺形成螺旋电感器(19)。在这种情况下，其中形成有螺旋电感器的层(22)可以是氧化硅或低k电介质。双镶嵌工艺通常用于应用于晶片正面上的基于Cu的互连方案中。

备选地，可以使用再分布层工艺来形成螺旋电感器(19)。在这种情况下，层(22)表示旋涂电介质，例如聚酰亚胺(PI)。金属可以是Cu或Au。再分布层工艺是应用于晶片级芯片规模组装和封装的典型的生产线中端(MEOL)工艺。再分布层工艺是本领域技术人员已知的。

介电层(22)用作螺旋电感器的钝化物。具有低介电常数的介电材料是优选的，以减小螺旋电感器的寄生绕组间电容。

参照图8j，在接合焊盘(17d)上方的介电层(22)中开有孔(23)。以这种方式，可以接入接合焊盘以供完成的产品芯片(200)的外部连接。

应当理解，本发明的用于制造集成螺旋电感器的方法具有各种优点，从而具有改进的特征参数，例如更高的Q因子和低的衬底损耗。例如，在所公开的方法中，CMOS器件仍然形成在标准半导体衬底上或具有低电阻率的硅外延层上，而通过用氧化物层或其他介电材料代替电感器线圈下方区域中的衬底，可以大大减小根据本方法在器件晶片的背面上制造的集成螺旋电感器的衬底损耗。通过在制造电感器线圈的区域中去除硅衬底而获得的另一优点在于，极大地抑制了在千兆赫兹频率下非常大的、电感器线圈与器件硅之间的噪声耦合。

此外，与载体晶片相关联的衬底损耗取决于其电阻率以及取决于电感器线圈与载体晶片之间的介电堆叠厚度，该载体晶片与器件晶片永久地接合以启动制造工艺中的背面部分。在玻璃或蓝宝石载体晶片的情况下，与载体有关的衬底损耗实际上可以为零。

此外，所公开的方法还可以通过减小寄生电容来简化对集成电感器线圈的建模。