LDMOS晶体管及其制备方法

技术领域

本发明涉及双扩散金属氧化物半导体领域(DMOS)，特别是涉及一种LDMOS晶体管及其制备方法。

背景技术

在功率器件应用中，由于DMOS(double-diffused metal-oxide-semiconductor)技术采用垂直器件结构(如垂直NPN双极晶体管)，因此具有很多优点，包括高电流驱动能力、低导通电阻Ron和高击穿电压BV等。DMOS晶体管主要有两种类型，垂直双扩散金属氧化物半导体场效应晶体管VDMOS和横向双扩散金属氧化物半导体场效应晶体管LDMOS。与常见的场效应晶体管相比，LDMOS晶体管在关键的器件特性方面，如增益、线性度、开关性能、散热性能以及减少级数等方面优势很明显，同时LDMOS晶体管与CMOS工艺很容易兼容，因此被广泛采用。

在LDMOS晶体管器件中，击穿电压BV(breakdown voltage)是衡量器件性能的一个很重要的指标。目前为了增强常规LDMOS晶体管器件的击穿电压，一般通过增大漂移区的STI(shallow trench isolation，浅沟槽隔离)结构的长度来实现，但是增加STI的长度，会导致器件Ron(导通电阻)的迅速增加，同时也不利于器件的小型化，所以通过在漂移区设置STI结构会带来LDMOS晶体管器件高击穿电压与低的导通电阻性能要求之间的矛盾。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种LDMOS晶体管及其制备方法，用于解决现有技术中LDMOS晶体管器件采用在漂移区设置STI结构以提高击穿电压时，会带来LDMOS晶体管器件高击穿电压与低的导通电阻性能要求之间的矛盾等的问题。

为实现上述目的及其他相关目的，本发明提供一种LDMOS晶体管，所述LDMOS晶体管包括：

半导体衬底，所述半导体衬底的上部形成有第一掺杂类型的掺杂区，所述第一掺杂类型的掺杂区内形成有掺杂类型相反的第一掺杂类型的阱区及第二掺杂类型的阱区；

位于所述第二掺杂类型的阱区内的源区及位于所述第一掺杂类型的阱区内的漏区；

位于所述源区与所述漏区之间的STI结构，所述STI结构包括形成于浅沟槽中的叠层结构，所述叠层结构包括交替层叠的绝缘材料层及铁电材料层，且所述叠层结构的最下层及最上层为所述绝缘材料层；

位于所述半导体衬底上的栅极，所述栅极的一侧延伸至所述源区上方，另一侧延伸至所述STI结构的上方；

与所述栅极及所述叠层结构最上层的所述绝缘材料层连接的接触孔；

与所述接触孔电连接的金属层。

可选地，所述铁电材料层的材料包括掺铝和/或锆的氧化铪基铁电材料。

可选地，所述浅沟槽的深度介于

可选地，所述叠层结构包括N层所述铁电材料层，N≤3，每层所述铁电材料层的厚度介于

可选地，所述第二掺杂类型的阱区内设有与所述源区接触的第二掺杂类型的重掺杂区，且所述第二掺杂类型的重掺杂区设在所述源区的远离所述栅极的一侧。

可选地，所述第一掺杂类型为N型或P型。

可选地，所述STI结构与所述漏区相接触，所述栅极包括位于所述半导体衬底上的栅介质层，及位于所述栅介质层上的栅多晶硅层，且所述栅极的侧壁覆盖有侧墙。

本发明还提供一种LDMOS晶体管的制备方法，所述制备方法包括：

提供半导体衬底，所述半导体衬底的上部形成有第一掺杂类型的掺杂区；

于所述第一掺杂类型的掺杂区内形成位于源区与漏区之间的STI结构，所述STI结构包括形成于浅沟槽中的叠层结构，所述叠层结构包括交替层叠的绝缘材料层及铁电材料层，且所述叠层结构的最下层及最上层为所述绝缘材料层；

于所述第一掺杂类型的掺杂区内形成掺杂类型相反的第一掺杂类型的阱区及第二掺杂类型的阱区；

于所述半导体衬底上形成栅极，所述栅极的一侧延伸至所述第二掺杂类型的阱区的上方，另一侧延伸至所述STI结构的上方；

于所述第二掺杂类型的阱区形成源区的轻掺杂区域；

于所述第二掺杂类型的阱区形成源区的重掺杂区域，于所述第一掺杂类型的阱区形成漏区的重掺杂区域；

于所述栅极及所述叠层结构最上层的所述绝缘材料层上形成接触孔；

形成电连接所述接触孔的金属层。

可选地，在形成所述源区的重掺杂区域及所述漏区的重掺杂区域之前还包括于所述栅极的侧壁形成侧墙的步骤。

可选地，还包括：于所述第二掺杂类型的阱区内形成与所述源区接触的第二掺杂类型的重掺杂区，且所述第二掺杂类型的重掺杂区设在所述源区的远离所述栅极的一侧。

可选地，所述铁电材料层的材料包括掺铝和/或锆的氧化铪基铁电材料。

可选地，所述浅沟槽的深度介于

可选地，所述叠层结构包括N层所述铁电材料层，N≤3，每层所述铁电材料层的厚度介于

如上所述，本发明的LDMOS晶体管及其制备方法，通过在栅极及STI结构之间设置接触孔及金属层，以在栅极与漏极之间形成电容结构，当晶体管处于开态时，可在STI结构中的绝缘材料层的下方(LDMOS的漂移区)诱导出额外的电子，从而降低导通电阻Ron，而当晶体管处于关态时，接触孔会在STI结构中的绝缘材料层的下方诱导出额外的耗尽区域，从而提高击穿电压BV；进一步地，通过在STI结构中设置由绝缘材料层及铁电材料层交替层叠的叠层结构，具有STI结构中的铁电材料层能增强再结晶后的极化性能，当晶体管处于开态时，栅极电压较高，可在STI结构中的绝缘材料层的下方(LDMOS的漂移区)诱导出更多额外的电子，从而进一步降低导通电阻Ron，而当晶体管处于关态时，栅极电压接地，接触孔会在STI结构中的绝缘材料层的下方诱导出更大的额外的耗尽区域，从而进一步提高击穿电压BV，从而实现了在提高LDMOS晶体管器件击穿电压BV的同时有效降低了其导通电阻Ron。

附图说明

图1显示为本发明实施例一的LDMOS晶体管的制备方法的工艺流程图。

图2显示为本发明实施例一的LDMOS晶体管的制备方法中S1步骤所呈现的结构示意图。

图3显示为本发明实施例一的LDMOS晶体管的制备方法中S2步骤形成浅沟槽的结构示意图。

图4显示为本发明实施例一的LDMOS晶体管的制备方法中S2步骤形成叠层结构的结构示意图。

图5显示为本发明实施例一的LDMOS晶体管的制备方法中S3步骤所呈现的结构示意图。

图6显示为本发明实施例一的LDMOS晶体管的制备方法中S4步骤所呈现的结构示意图。

图7显示为本发明实施例一的LDMOS晶体管的制备方法中S5步骤所呈现的结构示意图。

图8显示为本发明实施例一的LDMOS晶体管的制备方法中S6步骤所呈现的结构示意图。

图9显示为本发明实施例一的LDMOS晶体管的制备方法中S6步骤中还形成有P型重掺杂区时所呈现的结构示意图。

图10显示为本发明实施例一的LDMOS晶体管的制备方法中S7步骤所呈现的结构示意图。

图11显示为本发明实施例一的LDMOS晶体管的制备方法中S8步骤所呈现的结构示意图，其中，图11还显示为本发明实施例二的LDMOS晶体管的结构示意图。

元件标号说明

100 半导体衬底

101 N型掺杂区

102 N型阱区

103 P型阱区

104 源区

104a 源区轻掺杂区

104b 源区重掺杂区

105 漏区

106 浅沟槽

107 叠层结构

107a 绝缘材料层

107b 铁电材料层

108 栅极

108a 栅介质层

108b 栅多晶硅层

109 侧墙

110 接触孔

111 金属层

112 P型重掺杂区

113 沟道区

S1～S8 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例提供一种LDMOS晶体管的制备方法，为便于理解，本实施例是以N型LDMOS晶体管的制备方法为例进行描述的，本领域技术人员可以根据需要更改晶体管的掺杂类型以得到具有同样结构的P型LDMOS晶体管的制备方法。

以N型LDMOS晶体管为例，通过在栅极及STI结构之间设置接触孔及金属层，以在栅极与漏极之间形成电容结构，当晶体管处于开态时，栅极电压较高，可在STI结构中的绝缘材料层的下方(LDMOS的漂移区)诱导出额外的电子，从而降低导通电阻Ron，而当晶体管处于关态时，栅极电压接地，接触孔会在STI结构中的绝缘材料层的下方诱导出额外的耗尽区域，从而提高击穿电压BV；进一步地，通过在STI结构中设置由绝缘材料层及铁电材料层交替层叠的叠层结构，具有STI结构中的铁电材料层能增强再结晶后的极化性能，当晶体管处于开态时，栅极电压较高，可在STI结构中的绝缘材料层的下方(LDMOS的漂移区)诱导出更多额外的电子，从而进一步降低导通电阻Ron，而当晶体管处于关态时，栅极电压接地，接触孔会在STI结构中的绝缘材料层的下方诱导出更大的额外的耗尽区域，从而进一步提高击穿电压BV，从而实现了在提高LDMOS晶体管器件击穿电压BV的同时有效降低了其导通电阻Ron。

如图1至图11所示，所述制备方法包括如下步骤：

如图1及图2所示，首先进行步骤S1，提供半导体衬底100，所述半导体衬底100的上部形成有N型掺杂区101。

作为示例，所述半导体衬底100为P型半导体衬底，所述半导体衬底100由下向上还可以形成有N型埋层(图中未示出)和P型外延层(图中未示出)，形成该N型埋层及P型外延层的方式可以是离子注入的方法形成。

作为示例，可以采用离子注入的方法形成所述N型掺杂区101。

如图1、图3及图4所示，接着进行步骤S2，于所述N型掺杂区101内形成位于源区与漏区之间的STI结构(如图3所示)，所述STI结构包括形成于浅沟槽106中的叠层结构107，所述叠层结构107包括交替层叠的绝缘材料层107a及铁电材料层107b，且所述叠层结构107的最下层及最上层为所述绝缘材料层107a。

作为示例，形成所述STI结构的方法为：在所述半导体衬底100(即所述N型掺杂区101)表面形成一层氧化物层，在该氧化物层上沉积一层氮化物层，接着在该氮化物层上形成图形化光刻胶层，干法刻蚀氮化物层及氧化物层后，去除图形化光刻胶层，然后采用干法刻蚀去除部分所述半导体衬底100以在所述半导体衬底100内形成浅沟槽106(如图3所示)；接着采用热氧法在浅沟槽106表面形成一层线性氧化物层，然后采用高密度等离子体工艺及热退火工艺形成高密度等离子体氧化物层以填充所述浅沟槽106，接着以上述氮化物层充当抛光阻挡层采用化学机械抛光平坦化该高密度等离子体氧化物层，此时所以浅沟槽106中形成的线性氧化物层及高密度等离子体氧化物层即为所述叠层结构107中最下层的所述绝缘材料层107a；形成所述叠层结构107中所述铁电材料层107b的图形化光刻胶层，干法刻蚀预设深度的上述高密度等离子体氧化物层，采用物理气相沉积工艺(PVD)或原子层沉积工艺(ALD)形成所述铁电材料层107b以填充所述浅沟槽106，接着以上述氮化物层充当抛光阻挡层采用化学机械抛光平坦化该铁电材料层107b；重复上述高密度等离子体氧化物层及铁电材料层107b的形成过程，最后去除上述氮化物层及氧化物层，以形成图4所示的预设层数的叠层结构107，如图4所示的叠层结构107包括三层所述绝缘材料层107a及两层所述铁电材料层107b。

作为示例，所述铁电材料层107b的材料可以为任意适于CMOS工艺的铁电材料。较佳地，本实施例中选择所述铁电材料层107b的材料为掺铝和/或锆的氧化铪基铁电材料，该掺铝和/或锆的氧化铪基铁电材料更适于本申请的LDMOS晶体管的STI结构中的叠层，能有效提高LDMOS晶体管的击穿电压及降低LDMOS晶体管的导通电阻。

申请人发现所述铁电材料层107b的厚度、深度及浅沟槽106的宽度、深度等参数会影响LDMOS晶体管的击穿特性，本实施例中选择所述浅沟槽106的深度介于

如图1及图5所示，接着进行步骤S3，于所述N型掺杂区101内形成掺杂类型相反的N型阱区102及P型阱区103。

作为示例，所述STI结构可以设在所述N型阱区102内，也可部分设在所述N型阱区102内(如图5所示)，也可不与所述N型阱区102交叠，根据具体情况设定，在此不做限制。

本实施例中步骤S3在所述N型掺杂区101内形成掺杂类型相反的N型阱区102及P型阱区103的方法为：采用光刻工艺分别打开N型阱区102及P型阱区103的注入区域，分别注入N型杂质离子和P型杂质离子，然后进行快速热退火工艺使杂质离子扩散，使杂质离子基于相应的注入区域形成相应的所述N型阱区102及P型阱区103。

如图1及图6所示，接着进行步骤S4，于所述半导体衬底100上形成栅极108，所述栅极108的一侧延伸至所述P型阱区103的上方，另一侧延伸至所述STI结构的上方。

本实施例中步骤S4形成所述栅极108的方法为：在所述半导体衬底100上形成一层介质层，在所以介质层上形成一层多晶硅层，在所述多晶硅层上形成一层抗反射涂层，在抗反射涂层上形成图形化光刻胶，干法刻蚀所述多晶硅层及所述介质层以形成栅介质层108a及栅多晶硅层108b，然后去除光刻胶及下方的抗反射涂层。本实施例中所述栅极108包括栅介质层108a及栅多晶硅层108b。

如图1及图7所示，接着进行步骤S5，于所述P型阱区103形成源区轻掺杂区域104a。

本实施例中形成所述源区轻掺杂区域104a的方法为：在半导体衬底100上形成图形化光刻胶，使P型阱区103的部分区域上方没有被光刻胶覆盖，采用离子注入在没有被光刻胶覆盖的区域形成源区轻掺杂区域104a，然后去除图形化光刻胶。

如图1及图8所示，接着进行步骤S6，于所述P型阱区103形成源区重掺杂区域104b，于所述N型阱区102形成漏区重掺杂区域105。

本实施例中形成源区重掺杂区域104b及漏区重掺杂区域105的方法为：在半导体衬底100上形成图形化光刻胶，使P型阱区103的部分区域及N型阱区102的部分区域上方没有被光刻胶覆盖，采用离子注入工艺及快速热退火工艺在没有被光刻胶覆盖的区域形成所述源区重掺杂区域104b及漏区重掺杂区域105，然后去除图形化光刻胶。本实施例中源区104包括所述源区轻掺杂区域104a及所述源区重掺杂区域104b，漏区即为所述漏区重掺杂区域105。源区的一侧与其相邻的P型阱区103的一侧之间形成LDMOS晶体管的沟道区113。

如图6至图8所示，作为示例，在形成所述源区重掺杂区域104b及所述漏区重掺杂区域105之前还包括于所述栅极108的侧壁形成侧墙109的步骤。具体方法为：在半导体衬底100上形成一层侧墙材料层，干法刻蚀该侧墙材料层，剩余的侧墙材料层在所述栅极108的两侧壁形成所述侧墙109。

如图9所示，作为示例，于所述P型阱区103内形成与所述源区104接触的P型重掺杂区112，且所述P型重掺杂区112设在所述源区104的远离所述栅极108的一侧。

如图1及图10所示，接着进行步骤S7，于所述栅极108及所述叠层结构107最上层的所述绝缘材料层107a上形成接触孔110。作为示例，所述接触孔110中填充有金属。这里需要说明的是，所述接触孔110可以形成于所述叠层结构107最上层的所述绝缘材料层107a的表面上，也可以伸入其内部预设距离，具体依据具体情况设定。

如图1及图11所示，最后进行步骤S8，形成电连接所述接触孔110的金属层111。通过所述接触孔110将所述栅极108、所述STI结构连接至所述金属层111。

本实施例通过在栅极108及STI结构之间设置接触孔110及金属层111，以在栅极108与漏极之间形成电容结构，当晶体管处于开态时，栅极电压较高，可在STI结构中的绝缘材料层的下方(LDMOS的漂移区)诱导出额外的电子，从而降低导通电阻Ron，而当晶体管处于关态时，栅极电压接地，接触孔会在STI结构中的绝缘材料层的下方诱导出额外的耗尽区域，从而提高击穿电压BV；进一步地，通过在STI结构中设置由绝缘材料层107a及铁电材料层107b交替层叠的叠层结构107，具有STI结构中的铁电材料层能增强再结晶后的极化性能，当晶体管处于开态时，栅极电压较高，可在STI结构中的绝缘材料层的下方(LDMOS的漂移区)诱导出更多额外的电子，从而进一步降低导通电阻Ron，而当晶体管处于关态时，栅极电压接地，接触孔会在STI结构中的绝缘材料层的下方诱导出更大的额外的耗尽区域，从而进一步提高击穿电压，从而实现了在提高LDMOS晶体管器件击穿电压的同时有效降低了其导通电阻。

实施例二

本实施例提供一种LDMOS晶体管，该LDMOS晶体管可以采用上述实施例一的制备方法制备，但不限于实施例一所述的制备方法，只要能形成本LDMOS晶体管即可。该LDMOS晶体管所能达到的有益效果可请参见实施例一，以下不再赘述。另，下述实施例是以N型LDMOS晶体管为例进行描述的，本领域技术人员可以根据需要更改晶体管的掺杂类型以得到具有同样结构的P型LDMOS晶体管。

如图11所示，所述LDMOS晶体管包括：

半导体衬底100，所述半导体衬底100的上部形成有N型掺杂区101，所述N型掺杂区101内形成有掺杂类型相反的N型阱区102及P型阱区103；

位于所述P型阱区103内的源区104及位于所述N型阱区102内的漏区105；

位于所述源区104与所述漏区105之间的STI结构，所述STI结构包括形成于浅沟槽106中的叠层结构107，所述叠层结构107包括交替层叠的绝缘材料层107a及铁电材料层107b，且所述叠层结构107的最下层及最上层为所述绝缘材料层107a；

位于所述半导体衬底100上的栅极108，所述栅极108的一侧延伸至所述源区104上方，另一侧延伸至所述STI结构的上方；

与所述栅极108及所述叠层结构107最上层的所述绝缘材料层107a连接的接触孔110；

与所述接触孔110电连接的金属层111。

作为示例，所述铁电材料层107b的材料包括掺铝和/或锆的氧化铪基铁电材料。

作为示例，所述浅沟槽106的深度介于

作为示例，所述P型阱区103内设有与所述源区104接触的P型重掺杂区112，且所述P型重掺杂区112设在所述源区104的远离所述栅极108的一侧。

作为示例，所述STI结构与所述漏区105相接触，所述栅极108包括位于所述半导体衬底100上的栅介质层108a，及位于所述栅介质层108a上的栅多晶硅层108b，且所述栅极108的侧壁覆盖有侧墙109。

综上所述，本发明提供一种LDMOS晶体管及其制备方法，通过在栅极及STI结构之间设置接触孔及金属层，以在栅极与漏极之间形成电容结构，当晶体管处于开态时，可在STI结构中的绝缘材料层的下方(LDMOS的漂移区)诱导出额外的电子，从而降低导通电阻Ron，而当晶体管处于关态时，接触孔会在STI结构中的绝缘材料层的下方诱导出额外的耗尽区域，从而提高击穿电压BV；进一步地，通过在STI结构中设置由绝缘材料层及铁电材料层交替层叠的叠层结构，具有STI结构中的铁电材料层能增强再结晶后的极化性能，当晶体管处于开态时，栅极电压较高，可在STI结构中的绝缘材料层的下方(LDMOS的漂移区)诱导出更多额外的电子，从而进一步降低导通电阻Ron，而当晶体管处于关态时，栅极电压接地，接触孔会在STI结构中的绝缘材料层的下方诱导出更大的额外的耗尽区域，从而进一步提高击穿电压BV，从而实现了在提高LDMOS晶体管器件击穿电压BV的同时有效降低了其导通电阻Ron。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。