一种半导体结构的形成方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

自旋轨道力矩磁性随机存储器(Spin Orbit Torque Magnetic Random AccessMemory，简称SOT-MRAM)作为新型的存储器，写入速度快，可以达到亚纳秒写入速度。写电流密度低，可以比基于自旋转移力矩的二端器件低2个数量级。此外，SOT-MRAM的读写分离，读信息基于磁性隧道结(Magnetic Tunnel Junctions，MTJ)的隧道磁电阻TMR。

然而，目前的SOT-MRAM仍然存在器件密度低、占用面积大和操作方式单一的问题。因此，有必要提供一种更有效、更可靠的技术方案，提高SOT-MRAM器件的集成密度，实现多位操作方式。

发明内容

本申请提供一种半导体结构的形成方法，可以提高SOT-MRAM器件的集成密度，实现多位操作方式。

本申请提供一种半导体结构的形成方法，包括：提供基底，在所述基底表面形成堆叠层，所述堆叠层包括依次交替堆叠的若干第一介质层和若干第二介质层，其中所述堆叠层的起始层和结束层均为第一介质层；采用自对准工艺在所述堆叠层中形成暴露所述堆叠层的起始层的开口，所述开口的侧壁呈阶梯状，其中每组相邻的第一介质层和第二介质层为一层阶梯；刻蚀所述开口侧壁的第二介质层形成凹部，在所述凹部中形成参考层；在所述开口的侧壁和底部形成隔离层，所述隔离层不改变所述开口的侧壁形状，在所述开口中填充自由层；在所述自由层中形成贯穿所述自由层、隔离层和所述堆叠层的起始层，并连接所述基底表面的重金属层。

在本申请的一些实施例中，所述第一介质层的材料为氧化硅，所述第二介质层的材料为氮化硅。

在本申请的一些实施例中，所述若干第一介质层和若干第二介质层的堆叠层数为七层，所述若干第一介质层和若干第二介质层由所述基底表面开始的堆叠顺序为第一氧化硅层、第一氮化硅层、第二氧化硅层、第二氮化硅层、第三氧化硅层、第三氮化硅层和第四氧化硅层。

在本申请的一些实施例中，采用自对准工艺在所述堆叠层中形成暴露所述堆叠层的起始层的开口的方法包括：在所述第四氧化硅层表面形成硬掩膜层，以所述硬掩膜层为掩膜刻蚀所述第四氧化硅层和第三氮化硅层形成第一开口，在所述第一开口侧壁形成第一侧壁掩膜层；沿所述第一侧壁掩膜层刻蚀所述第一开口底部的第三氧化硅层和第二氮化硅层形成第二开口，在所述第二开口侧壁形成第二侧壁掩膜层；沿所述第二侧壁掩膜层刻蚀所述第二开口底部的第二氧化硅层和第一氮化硅层形成第三开口，所述第一开口、第二开口和第三开口构成所述开口；去除所述第一侧壁掩膜层和所述第二侧壁掩膜层。

在本申请的一些实施例中，形成所述重金属层的方法包括：在所述硬掩膜层侧壁形成第三侧壁掩膜层；沿所述第三侧壁掩膜层刻蚀所述自由层、隔离层和所述堆叠层的起始层形成第一沟槽；在所述第一沟槽中形成所述重金属层，所述重金属层表面低于所述硬掩膜层表面。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第三侧壁掩膜层侧壁形成第四侧壁掩膜层；沿所述第四侧壁掩膜层刻蚀所述重金属层形成第二沟槽；去除所述第三侧壁掩膜层和第四侧壁掩膜层；在所述第二沟槽以及所述重金属层侧壁和表面形成与所述硬掩膜层平齐的保护层；研磨所述保护层和所述硬掩膜层至暴露所述重金属层。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：刻蚀所述硬掩膜层、所述堆叠层至暴露所述基底表面形成第三沟槽；去除所述第三沟槽侧壁的第二介质层暴露所述参考层；在所述第三沟槽中形成连接所述参考层的金属层。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：刻蚀所述金属层形成暴露所述基底的隔离沟槽；在所述隔离沟槽中形成填满所述隔离沟槽的介质层。

在本申请的一些实施例中，所述基底中形成有双晶体管结构，所述重金属层电连接所述双晶体管结构的一个晶体管的漏极，所述金属层连接所述双晶体管结构的另一个晶体管的漏极。

在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述重金属层上形成电连接所述重金属层的接触结构以及电连接所述接触结构的第三金属层。

本申请提供一种半导体结构的形成方法，一方面利用标准MOSFET工艺和磁隧道结(MTJ)技术进行三维(3D)集成，形成一种3D双晶体管nMTJ(2TnMTJ)MRAM存储器件，可以提高SOT-MRAM器件的集成密度；另一方面将自由层结构制作成具有多级阶梯厚度的结构，使用不同的自由层厚度来控制不同的MTJ结构被写入，从而实现多级操作方式。

附图说明

以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：

图1为本申请实施例所述的半导体结构的形成方法的流程图；

图2至图17为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。

具体实施方式

以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。

下面结合实施例和附图对本发明技术方案进行详细说明。

自旋转移力矩磁性随机存取存储器(Spin-Transfer-Torque Magnetic RandomAccess Memory，简称STT-MRAM)被认为是下一代非易失性存储器的有希望的候选，因为它具有快速的操作速度(<10纳秒)、高数据保持率(>10年@815度)和高耐久性(>1E10)。

不过近年来，由于与STT-MRAM相比，新技术SOT-MRAM具有更高的写入时间、更低的写入能量、更高的读取时间和更低的读取能量，因此该技术得到了广泛的研究。

然而目前的SOT-MRAM比STT-MRAM需要更大的面积，因为它需要最少两个晶体管来操作。并且目前的SOT-MRAM只有一种操作方式，操作单一。基于此，本申请提供一种半导体结构的形成方法，一方面利用标准MOSFET工艺和磁隧道结(MTJ)技术进行三维(3D)集成，形成一种3D双晶体管nMTJ(2TnMTJ)MRAM存储器件，可以提高SOT-MRAM器件的集成密度；另一方面将自由层结构制作成具有多级阶梯厚度的结构，使用不同的自由层厚度来控制不同的MTJ结构被写入，从而实现多级操作方式。

图1为本申请实施例所述的半导体结构的形成方法的流程图。

本申请提供一种半导体结构的形成方法，参考图1所示，包括：

步骤S1：提供基底，在所述基底表面形成堆叠层，所述堆叠层包括依次交替堆叠的若干第一介质层和若干第二介质层，其中所述堆叠层的起始层和结束层均为第一介质层；

步骤S2：采用自对准工艺在所述堆叠层中形成暴露所述堆叠层的起始层的开口，所述开口的侧壁呈阶梯状，其中每组相邻的第一介质层和第二介质层为一层阶梯；

步骤S3：刻蚀所述开口侧壁的第二介质层形成凹部，在所述凹部中形成参考层；

步骤S4：在所述开口的侧壁和底部形成隔离层，所述隔离层不改变所述开口的侧壁形状，在所述开口中填充自由层；

步骤S5：在所述自由层中形成贯穿所述自由层、隔离层和所述堆叠层的起始层，并连接所述基底表面的重金属层。

图2至图17为本申请实施例所述的半导体结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的半导体结构的形成方法进行详细说明。

参考图2和图3所示，步骤S1，提供基底100，在所述基底100表面形成堆叠层200，所述堆叠层200包括依次交替堆叠的若干第一介质层和若干第二介质层，其中所述堆叠层200的起始层和结束层均为第一介质层。

参考图2所示，提供基底100。在本申请的一些实施例中，所述基底100中形成有双晶体管结构140。双晶体管结构指的是由2个晶体管(two transistor)构成的有源器件结构，也就是半导体结构中常说的2T结构。

继续参考图2所示，具体地，所述基底100包括：半导体衬底110，所述半导体衬底110中形成有阱区120以及贯穿所述阱区120并将所述阱区120分隔为若干器件区域的隔离结构130。具体地，所述隔离结构130在所述阱区120中分别沿x方向和z方向分布形成网格结构，每个网格即为一个器件单元，每个器件单元中形成有一个双晶体管结构140。

在本申请的一些实施例中，所述半导体衬底110的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。

在本申请的一些实施例中，所述阱区110为在所述半导体衬底110中执行离子注入工艺形成。所述阱区120的掺杂类型例如为P型。

在本申请的一些实施例中，所述隔离结构130贯穿所述阱区130并延伸至所述半导体衬底110中。所述隔离结构130的材料例如为氧化硅。

继续参考图2所示，所述阱区120表面还形成有若干沿z方向延伸的栅极结构，所述栅极结构两侧的阱区120中分别形成有源极和漏极。具体地，每个器件单元中形成有一个双晶体管结构140，每个双晶体管结构140包括两个栅极结构(分别为栅极结构141和栅极结构142)，栅极结构141和栅极结构142共用一个源极143，栅极结构141具有漏极144，栅极结构142具有漏极145。

在本申请的一些实施例中，所述栅极结构包括：金属栅极、位于所述金属栅极两侧和底部的功函数层(work function layer)、位于所述功函数层两侧和底部的盖帽层(capping layer)、位于所述盖帽层底部的高介电常数层、位于所述高介电常数层底部的栅氧层、位于所述栅氧层和高介电常数层和盖帽层侧壁的侧墙。

继续参考图2所示，所述阱区120上方还形成有金属互连层150，所述金属互连层150包括：电连接所述源极/漏极的第一通孔151；电连接所述第一通孔151的第一金属层152；电连接与漏极144和漏极145电连接的部分第一金属层152的第二通孔153；电连接所述第二通孔153的第二金属层154。其中，电连接所述源极143的第一金属层152为源线(SL：source line)。

需要说明的是，金属层互连层150形成于层间介质层中，本申请附图为了避免层间介质层遮挡其他结构而省略了层间介质层。还需要说明的是，所述基底100为标准MOSFET工艺形成，因此所述基底100的详细构造和形成步骤在此不做赘述。

参考图3所示，在所述基底100表面形成堆叠层200，所述堆叠层200包括依次交替堆叠的若干第一介质层和若干第二介质层，其中所述堆叠层200的起始层和结束层均为第一介质层。

在本申请的一些实施例中，所述第一介质层的材料为氧化硅，所述第二介质层的材料为氮化硅。

在本申请的一些实施例中，所述若干第一介质层和若干第二介质层的堆叠层数为七层，所述若干第一介质层和若干第二介质层由所述基底100表面开始的堆叠顺序为第一氧化硅层201、第一氮化硅层202、第二氧化硅层203、第二氮化硅层204、第三氧化硅层205、第三氮化硅层206和第四氧化硅层207。

在本申请的一些实施例中，在所述基底100表面形成堆叠层200的方法包括化学气相沉积工艺或物理气相沉积工艺等。

参考图4至图7，步骤S2，采用自对准工艺在所述堆叠层200中形成暴露所述堆叠层200的起始层的开口210，所述开口210的侧壁呈阶梯状，其中每组相邻的第一介质层和第二介质层为一层阶梯。

参考图4所示，在所述第四氧化硅层207表面形成硬掩膜层250，以所述硬掩膜层250为掩膜刻蚀所述第四氧化硅层207和第三氮化硅层206形成第一开口211，在所述第一开口211侧壁形成第一侧壁掩膜层251。

参考图5所示，沿所述第一侧壁掩膜层251刻蚀所述第一开口211底部的第三氧化硅层205和第二氮化硅层204形成第二开口212，在所述第二开口212侧壁形成第二侧壁掩膜层252。

所述第一侧壁掩膜层251可以作为刻蚀掩膜，因此刻蚀形成第二开口212时不需要使用光罩也能够自对准。

参考图6所示，沿所述第二侧壁掩膜层252刻蚀所述第二开口212底部的第二氧化硅层203和第一氮化硅层202形成第三开口213，所述第一开口211、第二开口212和第三开口213构成所述开口210。

所述第二侧壁掩膜层252可以作为刻蚀掩膜，因此刻蚀形成第三开口213时不需要使用光罩也能够自对准。

参考图7所示，去除所述第一侧壁掩膜层251和所述第二侧壁掩膜层252。

本申请的技术方案中，采用自对准工艺形成所述开口210，可以减少光罩的使用，避免光刻工艺的误差，提高开口210的位置精确性。

参考图8所示，步骤S3，刻蚀所述开口210侧壁的第二介质层(即第一氮化硅层202、第二氮化硅层204和第三氮化硅层206)形成凹部，并在所述凹部中形成参考层220。

在本申请的一些实施例中，所述参考层220的材料可以选自Co、Ni、Fe、CoFe、CoNi、NiFe、CoFeNi、CoB、FeB、CoFeB、NiFeB、Pt、Pd、PtPd、FePt、Ir、Ru、Re、Rh、B、Zr、V、Nb、Ta、Mo、W、Cu、Ag、Au、Al与Hf中的一种或多种。即可以是单独的一种，也可以是几种的合金。本领域技术人员可以根据实际情况选择合适的材料形成本申请实施例的参考层220。

参考图9所示，步骤S4，在所述开口210的侧壁和底部形成隔离层230，所述隔离层230不改变所述开口210的侧壁形状，在所述开口210中填充自由层240，所述自由层240的侧壁也为阶梯状。所述自由层240和所述隔离层230的顶面与所述第四氧化硅层207的顶面平齐。

在本申请的一些实施例中，所述隔离层230的材料选自镁氧化合物、硅氧化合物、硅氮化合物、铝氧化合物、镁铝氧化合物、钛氧化合物层、钽氧化合物、钙氧化合物与铁氧化合物中的一种或多种。即可以是单独的一种，也可以是几种的混合物。本领域技术人员可以根据实际情况选择合适的材料形成本申请实施例的隔离层230。

在本申请的一些实施例中，所述自由层240的材料选自Co、Fe、Ni、Pt、Pd、Ru、Ta、Cu、CoB、FeB、NiB、CoFe、NiFe、CoNi、CoFeNi、CoFeB、NiFeB、CoNiB、CoFeNiB、FePt、FePd、CoPt、CoPd、CoFePt、CoFePd、FePtPd、CoPtPd与CoFePtPd中的一种或多种。即可以是单独的一种，也可以是几种的合金。本领域技术人员可以根据实际情况选择合适的材料形成本申请实施例的自由层240。

在本申请的一些实施例中，形成所述参考层220、所述隔离层230和所述自由层240的方法可以是现有技术中的任何一种方法，比如磁控溅射，物理气相沉积或分子束外延沉积等，本领域技术人员可以根据实际情况分别选择合适的方法设置各个膜层。

参考图10所示，步骤S5，在所述自由层240中形成贯穿所述自由层240、隔离层230和所述堆叠层200的起始层，并连接所述基底100表面的重金属层270。形成所述重金属层270的方法为自对准工艺。

在本申请的一些实施例中，形成所述重金属层270的方法包括：在所述硬掩膜层250侧壁形成第三侧壁掩膜层253；沿所述第三侧壁掩膜层253刻蚀所述自由层240、隔离层230和所述堆叠层200的起始层形成第一沟槽；在所述第一沟槽中形成所述重金属层270，所述重金属层270表面低于所述硬掩膜层250表面。刻蚀形成第一沟槽时不需要额外的光罩，而是利用第三侧壁掩膜层253作为刻蚀掩膜，这种自对准工艺可以减少光罩使用，提高对准精度。

在本申请的一些实施例中，所述重金属层270的材料可以包括Pt、Ta、W、Ru、Ir、Ti、Bi的至少一种。

参考图11所示，在本申请的一些实施例中，所述半导体结构的形成方法还包括：在所述第三侧壁掩膜层253侧壁形成第四侧壁掩膜层254；沿所述第四侧壁掩膜层254刻蚀所述重金属层270至所述基底100表面形成第二沟槽255。形成第二沟槽255的方法为自对准工艺。刻蚀形成第二沟槽255时不需要额外的光罩，而是利用第四侧壁掩膜层254作为刻蚀掩膜，这种自对准工艺可以减少光罩使用，提高对准精度。

参考图12所示，在本申请的一些实施例中，所述半导体结构的形成方法还包括：去除所述第三侧壁掩膜层253和第四侧壁掩膜层254；在所述第二沟槽255以及所述重金属层270侧壁和表面形成与所述硬掩膜层250平齐的保护层261；研磨所述保护层261和所述硬掩膜层250至暴露所述重金属层270。

参考图13所示，刻蚀所述硬掩膜层250、所述堆叠层200至暴露所述基底100表面形成第三沟槽256。

参考图14所示，去除所述第三沟槽256侧壁的第二介质层(即第一氮化硅层202、第二氮化硅层204和第三氮化硅层206)暴露所述参考层220。

参考图15所示，在所述第三沟槽256中形成连接所述参考层220的金属层260。所述重金属层270电连接所述双晶体管结构的一个晶体管的漏极，所述金属层260连接所述双晶体管结构的另一个晶体管的漏极。

参考图16所示，在本申请的一些实施例中，所述半导体结构的形成方法还包括：刻蚀所述金属层260和所述重金属层270形成暴露所述基底100的隔离沟槽；在所述隔离沟槽中形成填满所述隔离沟槽的介质层280。

所述介质层280在所述阱区120表面的投影位置与所述隔离结构130的位置大致对应。所述介质层280与所述隔离结构130一样分别沿x方向和z方向分布形成网格结构，每个网格包括一个存储器单元290，每个存储器单元290包括参考层220、隔离层230、自由层240、金属层260和重金属层270。

参考图17，在所述重金属层270上形成电连接所述重金属层270的接触结构291以及沿x方向延伸并电连接x方向上的接触结构291的第三金属层292。

在本申请的技术方案中，所述参考层220被磁化，且磁化方向为x方向(例如附图17中的右方向)。所述自由层240也被磁化，且磁化方向为x方向(例如附图17中的左方向或者右方向)，其磁化方向(左方向或者右方向)可以由重金属层270中的电流改变。通过向所述重金属层270中输入写入电流Iwrite，使得自由层240实现磁化方向的翻转，从而使得自由层240与参考层220的磁化方向的相对位置关系变化，从而使得存储器单元的电阻不同，进而实现数据的写入。

继续参考图17所示，以一个(具体地为附图17中右下角的一个)对应的存储器单元290和双晶体管结构150作为示范，线路A为读(read)，线路B为写和擦(write and erase)。所述双晶体管结构150中的两个晶体管分别用于控制读和写。读操作时，打开线路A经过的晶体管，电流通过MTJ结构。写操作时，打开线路B上的晶体管，电流通过重金属层270。其中，所述第三金属层292为位线(BL：bit line)，线路B经过的金属栅极为字线(WL：word line)，线路A经过的金属栅极为读字线(RWL：read word line)。

表1：存储器单元290的操作配置

参考表1所示，写操作时，字线WL连接VDD，读字线RWL连接VSS，源线SL连接VSS，位线BL连接Vwrite。擦操作时，字线WL连接VDD，读字线RWL连接VSS，源线SL连接Verase，位线BL连接VSS。读操作时，字线WL连接VSS，读字线RWL连接VDD，源线SL连接VSS，位线BL连接Vread。

本申请的技术方案，利用标准MOSFET工艺和磁隧道结(MTJ)技术进行三维(3D)集成，形成一种3D双晶体管nMTJ(2TnMTJ)MRAM存储器件，可以提高SOT-MRAM器件的集成密度。

继续参考图17所示，在每一个存储器单元290中，所述自由层240的厚度(x方向的尺寸)在y方向上呈阶梯式变化，以附图17为例，所述自由层240的厚度由下至上分三个阶梯增加，所述自由层240有三个厚度阶梯。由于厚度不同，不同厚度阶梯的自由层240磁化方向翻转的电流阈值不同，因此本申请的三层或多层厚度阶梯的自由层240可以实现多级操作。参考层220、隔离层230和自由层240构成MTJ结构，不同厚度的参考层220及其构成的MTJ结构由下至上依次标记为MTJ0、MTJ1、MTJ2。

表2：存储器单元290的多级操作状态

参考表2所示，当MTJ结构的磁化方向翻转时其阻值会由高阻态R

本申请的技术方案，将自由层结构制作成具有多级阶梯厚度的结构，使用不同的自由层厚度来控制不同的MTJ结构被写入，从而实现多级操作方式。

本申请提供一种半导体结构的形成方法，一方面利用标准MOSFET工艺和磁隧道结(MTJ)技术进行三维(3D)集成，形成一种3D双晶体管nMTJ(2TnMTJ)MRAM存储器件，可以提高SOT-MRAM器件的集成密度；另一方面将自由层结构制作成具有多级阶梯厚度的结构，使用不同的自由层厚度来控制不同的MTJ结构被写入，从而实现多级操作方式。

综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。

此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。