改善多晶硅栅极层刻蚀中硬掩膜层剥落的方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种改善多晶硅栅极层刻蚀中硬掩膜层剥落的方法。

背景技术

90纳米技术节点的嵌入式闪存和55纳米技术节点的嵌入式闪存工艺中的多晶硅栅极层硬掩膜采用氧化物，刻蚀后可以用HF去除。

40纳米技术节点的嵌入式闪存工艺中的多晶硅栅极层硬掩膜为APF(先进薄膜)+Darc(介电抗反射涂层)，刻蚀后Cell(单元)侧墙会存在Darc剥落，原因如下：

刻蚀多晶硅栅极层，需要用无氮的Darc定义APF尺寸，APF定义多晶硅栅极层尺寸。

参考90纳米技术节点的嵌入式闪存和55纳米技术节点的嵌入式闪存工艺，多晶硅栅极层刻蚀在Cell刻蚀和SiN硬掩膜移除后，此时Cell区台阶差较大，APF和Darc形成后，会在Cell两侧形成侧墙，刻蚀多晶硅栅极层为各向异性，栅极结构表面APF与Darc能去除，侧壁APF和Darc会有残留，经过灰化工艺后，APF被去除，Darc产生剥落被保留。

为解决上述问题，需要提出一种新型的改善多晶硅栅极层刻蚀中硬掩膜层剥落的方法。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种改善多晶硅栅极层刻蚀中硬掩膜层剥落的方法，用于解决现有技术中多晶硅栅极层刻蚀在Cell刻蚀和SiN硬掩膜移除后，此时Cell区台阶差较大，APF和Darc形成后，会在Cell两侧形成侧墙，刻蚀多晶硅栅极层为各向异性，栅极结构表面APF与Darc能去除，侧壁APF和Darc会有残留，经过灰化工艺后，APF被去除，Darc产生剥落被保留的问题。

为实现上述目的及其他相关目的，本发明提供一种改善多晶硅栅极层刻蚀中硬掩膜层剥落的方法，包括：

步骤一、提供一衬底，所述衬底包含存储区和外围逻辑区，所述存储区和外围逻辑区上均形成有栅氧化层，所述存储区结构的所述栅氧化层上形成有自下而上依次层叠的浮栅、极间介质层、控制栅、第一硬掩膜层；

在所述存储区上形成第一侧墙结构、第二侧墙结构、隧穿氧化层、选择栅和选择栅氧化层和第二硬掩膜层，其中，所述第一侧墙结构位于所述第一硬掩膜层中；所述第二侧墙结构位于所述控制栅和所述极间介质层中且覆盖所述第一侧墙结构的部分侧面；所述隧穿氧化层位于所述浮栅和所述栅氧化层中且覆盖所述第二侧墙结构和所述第一侧墙结构的剩余侧面，所述隧穿氧化层呈U型；所述选择栅填充所述隧穿氧化层内侧构成的U型空间；所述选择栅氧化层覆盖所述选择栅的表面；所述第一硬掩膜层的顶端与所述选择栅氧化层的顶端相平齐；所述第二硬掩膜层位于所述选择栅氧化层、所述第一硬掩膜层上；

步骤二、在所述存储区和所述外围逻辑区上形成多晶硅栅极层；

步骤三、利用光刻、刻蚀图形化所述多晶硅栅极层，以形成位于所述外围逻辑区上的栅极结构；

步骤四、在所述存储区和所述外围逻辑区上形成侧墙材料层，在所述侧墙材料层上形成保护层，在所述保护层上形成第二光刻胶层，利用光刻打开所述存储区上的所述第二光刻胶层，刻蚀位于所述存储区上的所述保护层、侧墙材料层和所述多晶硅栅极层，之后去除所述第二光刻胶层；

步骤五、利用所述第一、二硬掩膜层相对与所述保护层高选择比的刻蚀工艺去除所述存储区上的所述第一、二硬掩膜层；

步骤六、去除所述保护层，形成覆盖所述存储区和所述外围逻辑区的第三光刻胶层，光刻打开所述存储区上的所述第三光刻胶层，之后刻蚀去除所述第一侧墙两侧外的所述控制栅、所述极间介质层、所述浮栅，去除所述第三光刻胶层；

步骤七、回刻蚀所述侧墙材料层形成位于所述栅极结构侧壁的侧墙。

优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。

优选地，步骤一中的所述第一侧墙结构的材料为二氧化硅。

优选地，步骤一中的所述第二侧墙结构的材料为二氧化硅。

优选地，步骤一中的所述极间介质层的材料为ONO层，所述ONO层由自下而上依次堆叠的第一氧化层、氮化层、第二氧化层组成。

优选地，步骤一中的所述第一硬掩膜层的材料为氮化硅。

优选地，步骤一中在所述存储区形成所述第一侧墙结构、所述第二侧墙结构、所述隧穿氧化层、所述选择栅和所述选择栅氧化层的步骤包括：刻蚀所述存储区的第一硬掩膜层以形成第一沟槽；在所述第一沟槽中形成第一侧墙结构，所述第一侧墙结构覆盖所述第一沟槽的侧壁；刻蚀所述第一沟槽底壁的所述控制栅和所述ONO介质层以形成第二沟槽；在所述第二沟槽中形成第二侧墙结构，所述第二侧墙结构覆盖所述第二沟槽的部分侧壁；刻蚀所述第二沟槽底壁的所述浮栅和所述栅氧化层以形成第三沟槽；形成隧穿氧化层，所述隧穿氧化层覆盖所述第三沟槽的底壁和侧壁；形成选择栅，所述选择栅填充所述第三沟槽；以及，形成选择栅氧化层，所述选择栅氧化层覆盖所述选择栅。

优选地，步骤一中所述刻蚀的方法均为干法刻蚀。

优选地，步骤三中利用光刻、刻蚀图形化所述多晶硅栅极层的方法包括：在所述多晶硅栅极层上依次形成APF层、介电抗反射涂层和第一光刻胶层，光刻打开所述第一光刻胶层使得其下方的所述介电抗反射涂层裸露；刻蚀裸露的所述介电抗反射涂层及其下方的所述APF层上，图形化后的所述APF层用于定义出所述外围逻辑区上的所述多晶硅栅极层的刻蚀区域；以刻蚀后的所述APF层为掩膜刻蚀其下方的所述多晶硅栅极层；去除剩余的APF层。

优选地，步骤三中所述刻蚀的方法为干法刻蚀。

优选地，步骤四中的所述侧墙材料层的材料为氮化硅。

优选地，步骤四中的所述保护层的材料为二氧化硅。

优选地，步骤四中所述刻蚀的方法为干法刻蚀。

优选地，步骤四中的在所述刻蚀位于所述存储区上的所述保护层、侧墙材料层和所述多晶硅栅极层之后，所述侧墙材料层保留在所述存储区上的叠层结构侧壁上；保留的所述所述侧墙材料层在步骤五中的所述刻蚀工艺中去除。

优选地，步骤五中的所述刻蚀工艺为湿法刻蚀。

优选地，步骤六中利用湿法刻蚀的方法去除所述保护层。

优选地，步骤六中所述刻蚀的方法为干法刻蚀。

优选地，步骤七中所述回刻蚀的方法为干法刻蚀。

如上所述，本发明的改善多晶硅栅极层刻蚀中硬掩膜层剥落的方法，具有以下有益效果：

本发明将cell结构形成移至侧墙材料层淀积后，能够消除多晶硅栅极层刻蚀时Cell区台阶差，可以解决cell台阶差导致的硬掩膜层在多晶硅栅极层刻蚀后产生脱落(peeling)问题。

附图说明

图1显示为本发明的工艺流程示意图；

图2显示为本发明的存储区和外围逻辑区的初始结构示意图；

图3显示为本发明的形成位于外围逻辑区的栅极结构示意图；

图4显示为本发明的形成侧墙材料层示意图；

图5显示为本发明的形成保护层示意图；

图6显示为本发明的光刻打开第二光刻胶层示意图；

图7显示为本发明的刻蚀第二光刻胶层打开的区域示意图；

图8显示为本发明的去除第一、二硬掩膜层示意图；

图9显示为本发明的去除保护层示意图；

图10显示为本发明的光刻打开第三光刻胶层示意图；

图11显示为本发明的形成cell结构示意图；

图12显示为本发明的形成外围逻辑区栅极结构上的侧墙示意图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1，本发明提供一种改善多晶硅栅极层刻蚀中硬掩膜层剥落的方法，包括：

步骤一、提供一衬底100，衬底100包含存储区和外围逻辑区，存储区和外围逻辑区上均形成有栅氧化层110，存储区结构的栅氧化层110上形成有自下而上依次层叠的浮栅102、极间介质层103、控制栅104、第一硬掩膜层101；

在存储区上形成第一侧墙结构109、第二侧墙结构107、隧穿氧化层105、选择栅106和选择栅氧化层108和第二硬掩膜层，其中，第一侧墙结构109位于第一硬掩膜层101中；第二侧墙结构107位于控制栅104和极间介质层103中且覆盖第一侧墙结构109的部分侧面；隧穿氧化层105位于浮栅102和栅氧化层110中且覆盖第二侧墙结构107和第一侧墙结构109的剩余侧面，隧穿氧化层105呈U型；选择栅106填充隧穿氧化层105内侧构成的U型空间；选择栅氧化层108覆盖选择栅106的表面；第一硬掩膜层101的顶端与选择栅氧化层108的顶端相平齐；第二硬掩膜层位于选择栅氧化层108、第一硬掩膜层101上；

在本发明的实施例中，步骤一中的衬底100包括块状半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括位于作为SOI衬底的有源层的薄半导体层下方的绝缘体层。有源层的半导体和块状半导体通常包括晶体半导体材料硅，但也可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或其合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。

在本发明的实施例中，步骤一中的第一侧墙结构109的材料为二氧化硅。

在本发明的实施例中，步骤一中的第二侧墙结构107的材料为二氧化硅。

在本发明的实施例中，步骤一中的极间介质层103的材料为ONO层，ONO层由自下而上依次堆叠的第一氧化层、氮化层、第二氧化层组成。

在本发明的实施例中，步骤一中的第一硬掩膜层101的材料为氮化硅。

在本发明的实施例中，步骤一中在存储区形成第一侧墙结构109、第二侧墙结构107、隧穿氧化层105、选择栅106和选择栅氧化层108的步骤包括：刻蚀存储区的第一硬掩膜层101以形成第一沟槽；在第一沟槽中形成第一侧墙结构109，第一侧墙结构109覆盖第一沟槽的侧壁；刻蚀第一沟槽底壁的控制栅104和ONO介质层以形成第二沟槽；在第二沟槽中形成第二侧墙结构107，第二侧墙结构107覆盖第二沟槽的部分侧壁；刻蚀第二沟槽底壁的浮栅102和栅氧化层110以形成第三沟槽；形成隧穿氧化层105，隧穿氧化层105覆盖第三沟槽的底壁和侧壁；形成选择栅106，选择栅106填充第三沟槽；以及，形成选择栅氧化层108，选择栅氧化层108覆盖选择栅106。

在本发明的实施例中，步骤一中刻蚀的方法均为干法刻蚀。

步骤二、请参阅图2，在存储区和外围逻辑区上形成多晶硅栅极层111；

步骤三、利用光刻、刻蚀图形化多晶硅栅极层111，以形成位于外围逻辑区上的栅极结构114，形成如图3所示的结构；

在本发明的实施例中，请参阅图2，步骤三中利用光刻、刻蚀图形化多晶硅栅极层111的方法包括：在多晶硅栅极层111上依次形成APF层112、介电抗反射涂层113和第一光刻胶层(图中未示出)，光刻打开第一光刻胶层使得其下方的介电抗反射涂层113裸露；刻蚀裸露的介电抗反射涂层113及其下方的APF层112上，图形化后的APF层112用于定义出外围逻辑区上的多晶硅栅极层111的刻蚀区域；以刻蚀后的APF层112为掩膜刻蚀其下方的多晶硅栅极层111，介电抗反射涂层113和第一光刻胶层通常会在刻蚀中去除；去除剩余的APF层112，通常利用灰化工艺和湿法清洗的方法去除APF层112。

在本发明的实施例中，步骤三中刻蚀的方法为干法刻蚀。

步骤四、在存储区和外围逻辑区上形成侧墙材料层115，侧墙材料层115用于在之后的回刻蚀形成位于栅极结构114侧壁上的侧墙，形成如图4所示的结构，在侧墙材料层115上形成保护层116，形成如图5所示的结构，保护层116用于对逻辑区上的侧墙材料层115形成保护，在保护层116上形成第二光刻胶层117，利用光刻打开存储区上的第二光刻胶层117，形成如图6所示的结构，刻蚀位于存储区上的保护层116、侧墙材料层115和多晶硅栅极层111，之后去除第二光刻胶层117，位于存储区上的叠层结构侧壁上的侧墙材料层115则保留，形成如图7所示的结构；

在本发明的实施例中，步骤四中的侧墙材料层115的材料为氮化硅。

在本发明的实施例中，步骤四中的保护层116的材料为二氧化硅。

在本发明的实施例中，步骤四中刻蚀的方法为干法刻蚀，位于存储区上的叠层结构侧壁上的侧墙材料层115能够对叠层结构侧壁形成保护。

步骤五、利用第一、二硬掩膜层相对与保护层116高选择比的刻蚀工艺去除存储区上的第一、二硬掩膜层，同时位于存储区上的叠层结构侧壁上的侧墙材料层115也会去除，形成如图8所示的结构；

在本发明的实施例中，步骤五中的刻蚀工艺为湿法刻蚀。

步骤六、去除保护层116，形成如图9所示的结构，形成覆盖存储区和外围逻辑区的第三光刻胶层118，光刻打开存储区上的第三光刻胶层118，形成如图10所示的机构，之后刻蚀去除第一侧墙两侧外的控制栅104、极间介质层103、浮栅102，以形成cell(单元)结构，之后去除所述第三光刻胶层118，形成如图11所示的结构，将cell结构形成移至侧墙材料层115淀积后，能够消除多晶硅栅极层111刻蚀时Cell区台阶差，可以解决cell台阶差导致的硬掩膜层在多晶硅栅极层111刻蚀后产生脱落(peeling)问题；

在本发明的实施例中，步骤六中利用湿法刻蚀的方法去除保护层116。

在本发明的实施例中，步骤六中刻蚀的方法为干法刻蚀。

步骤七、回刻蚀侧墙材料层115形成位于栅极结构114侧壁的侧墙119，形成如图12所示的结构。

在本发明的实施例中，步骤七中回刻蚀的方法为干法刻蚀。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

综上所述，本发明将cell结构形成移至侧墙材料层淀积后，能够消除多晶硅栅极层刻蚀时Cell区台阶差，可以解决cell台阶差导致的硬掩膜层在多晶硅栅极层刻蚀后产生脱落(peeling)问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。