一种抗单粒子翻转的掉电数据保持触发器电路

技术领域

本发明属于集成电路设计技术领域，尤其涉及一种抗单粒子翻转的掉电数据保持触发器电路。

背景技术

太空辐射环境中高能粒子撞击所引发的单粒子翻转(SEU)效应是造成宇航集成电路失效的主要因素之一。包括局部掉电技术在内的低功耗设计技术在集成电路设计领域被广泛使用，具有降低能耗、降低散热成本、增强可靠性等优势。局部掉电时需要将该区域内的重要数据或状态进行保存，防止数据丢失，便于后续查找和恢复。掉电数据保持触发器是实现局部掉电后存储相关数据，并在电路重新上电后将存储的数据输出的触发器电路。该电路在宇航应用过程中会面临严重的SEU问题，造成存储的数据出错。

如图1，为一种常见的掉电数据保持触发器电路的原理示意图，该掉电数据保持触发器电路由主锁存器(Master latch)、从锁存器(Slave latch)和掉电贮存锁存器(Balloon latch)构成。在空间环境中，Master latch、Slave latch和Balloon latch均会受到单粒子的干扰，造成各锁存器存储的数据或状态发生改变。在正常工作模式下，Masterlatch和Slave latch会发生单粒子翻转导致掉电数据保持触发器输出错误结果，在掉电贮存模式下，Balloon latch会发生单粒子翻转导致掉电过程中贮存的数据或状态出现错误，待再次上电后，掉电数据保持触发器会输出与掉电前存储的不一致的信息，造成整个电路无法复原。

可见，现有的掉电数据保持触发器电路对单粒子翻转效应非常敏感，当高能粒子轰击到Master latch、Slave latch或Balloon latch的存储节点时，存储节点的数据或状态会发生从“0”到“1”或“1”到“0”的跳变，导致电路输出错误的数据。特别是掉电贮存锁存器在掉电后长期保持某种状态，该数据被单粒子“篡改”的概率更大，由于该数据涉及到上电后的初始化问题，后果也可能更严重。

如何避免掉电数据保持触发器存储的数据因单粒子事件出现错误，实现一种抗单粒子翻转效应的掉电数据保持触发器电路，是本领域技术人员亟待解决的技术问题之一。

发明内容

本发明的技术解决问题：克服现有技术的不足，提供一种抗单粒子翻转的掉电数据保持触发器电路，旨在降低因单粒子翻转效应造成的电路正常工作和掉电保持状态下存储的数据和状态发生错误的概率，实现掉电数据保持触发器电路在低功耗宇航集成电路中的应用。

为了解决上述技术问题，本发明公开了一种抗单粒子翻转的掉电数据保持触发器电路，包括：

主锁存器电路，用于接收输入数据信号D和互补时钟信号的输入，根据互补时钟信号对输入数据信号D进行处理，输出第一数据信号D_SAVE_1和第二数据信号D_SAVE_2；

具备掉电贮存功能的从锁存器电路，用于接收第一数据信号D_SAVE_1、第二数据信号D_SAVE_2、互补时钟信号和互补贮存信号的输入，根据互补时钟信号和互补贮存信号分别对第一数据信号D_SAVE_1和第二数据信号D_SAVE_2进行处理，输出第一输出数据信号OUTPUT1和第二输出数据信号OUTPUT2；

输出驱动级缓冲器，用于接收第一输出数据信号OUTPUT1或第二输出数据信号OUTPUT2的输入；根据第一输出数据信号OUTPUT1或第二输出数据信号OUTPUT2，生成整个掉电数据保持触发器电路的总输出信号Q；

第一反相器，用于生成并输出反相时钟信号CKN；其中，反相时钟信号CKN为时钟信号CK的反相信号，时钟信号CK和反相时钟信号CKN构成互补时钟信号；

第二反相器，用于生成并输出反相贮存使能信号SAVEN；其中，反相贮存使能信号SAVEN为贮存使能信号SAVE的反相信号，贮存使能信号SAVE和反相贮存使能信号SAVEN构成互补贮存信号。

在上述抗单粒子翻转的掉电数据保持触发器电路中，

主锁存器电路，包括：两个C

具备掉电贮存功能的从锁存器电路，包括：两个带贮存开关的C

在上述抗单粒子翻转的掉电数据保持触发器电路中，所述抗单粒子翻转的掉电数据保持触发器电路的工作原理如下：

当CK＝0时，C

DICE双互锁结构输出的第一数据信号D_SAVE_1和第二数据信号D_SAVE_2分别传递至带贮存开关的C

当整个电路处于常规工作模式时，SAVE＝0，带贮存开关的C

在上述抗单粒子翻转的掉电数据保持触发器电路中，C

第一PMOS管的栅极接输入数据信号D，第一PMOS管的源极接可关断电源VVDD，第一PMOS管的漏极接第二PMOS管的源极；

第二PMOS管的栅极接C

第二NMOS管的栅极接C

第一NMOS管的栅极接输入数据信号D，第一NMOS管的源极接地。

在上述抗单粒子翻转的掉电数据保持触发器电路中，DICE双互锁结构，包括：第一支路、第二支路、第三支路和第四支路；其中，第一支路和第三支路为前向支路且互为备份，第二支路和第四支路为反馈支路且互为备份；

第一支路包括：第三PMOS管和第三NMOS管；其中，第三PMOS管的栅极接DICE双互锁结构的第一数据输入端，第三PMOS管的源极接可关断电源VVDD，第三PMOS管的漏极接第三NMOS管的漏极及DICE双互锁结构的第一数据输出端；第三NMOS管的栅极接DICE双互锁结构的第二数据输入端，第三NMOS管的源极接地；

第二支路包括：第四PMOS管、第五PMOS管、第四NMOS管和第五NMOS管；其中，第四PMOS管的栅极接DICE双互锁结构的第一数据输出端，第四PMOS管的源极接可关断电源VVDD，第四PMOS管的漏极接第五PMOS管的源极；第五PMOS管的栅极接DICE双互锁结构的反相时钟输入端，第五PMOS管的漏极接第四NMOS管的漏极及DICE双互锁结构的第二数据输入端；第四NMOS管的栅极接DICE双互锁结构的时钟输入端，第四NMOS管的源极接第五NMOS管的漏极；第五NMOS管的栅极接DICE双互锁结构的第二数据输出端，第五NMOS管的源极接地；

第三支路包括：第六PMOS管和第六NMOS管；其中，第六PMOS管的栅极接DICE双互锁结构的第二数据输入端，第六PMOS管的源极接可关断电源VVDD，第六PMOS管的漏极接第六NMOS管漏极及DICE双互锁结构的第二数据输出端；第六NMOS管的栅极接DICE双互锁结构的第一数据输入端，第六NMOS管的源极接地；

第四支路包括：第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管；其中，第七PMOS管的栅极接DICE双互锁结构的第二数据输出端，第七PMOS管的源极接可关断电源VVDD，第七PMOS管的漏极接第八PMOS管的源极；第八PMOS管的栅极接DICE双互锁结构的反相时钟输入端，第八PMOS管的漏极接第七NMOS管的漏极及DICE双互锁结构的第一数据输入端；第七NMOS管的栅极接DICE双互锁结构的时钟输入端，第七NMOS管的源极接第八NMOS管的漏极；第八NMOS管的栅极接DICE双互锁结构的第一数据输出端，第八NMOS管的源极接地。

在上述抗单粒子翻转的掉电数据保持触发器电路中，带贮存开关的C

第九PMOS管栅极接带贮存开关的C

第十PMOS管的栅极接带贮存开关的C

第十一PMOS管的栅极接带贮存开关的C

第十一NMOS管的栅极接带贮存开关的C

第十NMOS管的栅极接带贮存开关的C

第九NMOS管的栅极接带贮存开关的C

在上述抗单粒子翻转的掉电数据保持触发器电路中，带掉电贮存功能的DICE双互锁结构，包括：第五支路、第六支路、第七支路、第八支路、第九支路和第十支路；其中，第五支路和第八支路为前向支路且互为备份，第六支路和第九支路为反馈支路且互为备份，第七支路和第十支路为掉电贮存支路且互为备份；

第五支路包括：第十二PMOS管和第十二NMOS管；其中，第十二PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第一数据输入端，第十二PMOS管的源极接恒通电源TVDD，第十二PMOS管的漏极接第十二NMOS管的漏极及带掉电贮存功能的DICE双互锁结构的第一数据输出端；第十二NMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第二数据输入端，第十二NMOS管的源极接地；

第六支路包括：第十三PMOS管、第十四PMOS管、第十三NMOS管和第十四NMOS管；其中，第十三PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第一数据输出端，第十三PMOS管的源极接可关断电源VVDD，第十三PMOS管的漏极接第十四PMOS管的源极；第十四PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的时钟输入端，第十四PMOS管的漏极接第十三NMOS管的漏极及带掉电贮存功能的DICE双互锁结构的第二数据输入端；第十三NMOS管的栅极接带掉电贮存功能的DICE双互锁结构的反相时钟输入端，第十三NMOS管的源极接第十四NMOS管的漏极；第十四NMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第二数据输出端，第十四NMOS管的源极接地；

第七支路包括：第十五PMOS管、第十六PMOS管、第十五NMOS管和第十六NMOS管；其中，第十五PMOS管的栅极第十三PMOS管的栅极，第十五PMOS管的源极接恒通电源TVDD，第十五PMOS管的漏极接第十六PMOS管的源极；第十六PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的反相贮存使能输入端，第十六PMOS管的漏极、第十五NMOS管的漏极、第十四PMOS管的漏极、第十三NMOS管的漏极连在一起；第十五NMOS管的栅极接带掉电贮存功能的DICE双互锁结构的贮存使能输入端，第十五NMOS管的源极接第十六NMOS管的漏极；第十六NMOS管的栅极与第十四NMOS管的栅极连接在一起，第十六NMOS管的源极接地；

第八支路包括：第十七PMOS管和第十七NMOS管；其中，第十七PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第二数据输入端，第十七PMOS管的源极接恒通电源TVDD，第十七PMOS管的漏极接第十七NMOS管的漏极及带掉电贮存功能的DICE双互锁结构的第二数据输出端；第十七NMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第一数据输入端，第十七NMOS管的源极接地；

第九支路包括：第十八PMOS管、第十九PMOS管、第十八NMOS管和第十九NMOS管；其中，第十八PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第二数据输出端，第十八PMOS管的源极接可关断电源VVDD，第十八PMOS管的漏极接第十九PMOS管的源极；第十九PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的时钟输入端，第十九PMOS管的漏极接第十八NMOS管的漏极及带掉电贮存功能的DICE双互锁结构的第一数据输入端；第十八NMOS管的栅极接带掉电贮存功能的DICE双互锁结构的反相时钟输入端，第十八NMOS管的源极接第十九NMOS管的漏极；第十九NMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第一数据输出端，第十九NMOS管的源极接地；

第十支路包括：第二十PMOS管、第二十一PMOS管、第二十NMOS管和第二十一NMOS管；其中，第二十PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的第二数据输出端，第二十PMOS管的源极接恒通电源TVDD，第二十PMOS管的漏极接第二十一PMOS管的源极；第二十一PMOS管的栅极接带掉电贮存功能的DICE双互锁结构的反相贮存使能输入端，第二十一PMOS管的漏极接第二十NMOS管的漏极及带掉电贮存功能的DICE双互锁结构的第一数据输入端；第二十NMOS管的栅极接带掉电贮存功能的DICE双互锁结构的贮存使能输入端，第二十NMOS管的源极接第二十一NMOS管的漏极；第二十一NMOS管的栅极接接带掉电贮存功能的DICE双互锁结构的第一数据输出端，第二十一NMOS管的源极接地。

在上述抗单粒子翻转的掉电数据保持触发器电路中，输出驱动级缓冲器，包括：第三反相器和第四反相器；其中，第三反相器和第四反相器级联构成所述输出驱动级缓冲器；第三反相器的输入端即为所述输出驱动级缓冲器的输入端，第四反相器的输出端即为所述输出驱动级缓冲器的输出端；第三反相器和第四反相器的电源均为可关断电源VVDD。

在上述抗单粒子翻转的掉电数据保持触发器电路中，

第三反相器，包括：第二十二PMOS管和第二十二NMOS管；其中，第二十二PMOS管的源极接可关断电源VVDD，第二十二PMOS管的栅极接输出驱动级缓冲器的输入端，第二十二PMOS管的漏极接第二十二NMOS管的漏极及第二十三PMOS管的栅极和第二十三NMOS管的栅极；第二十二NMOS管的栅极接输出驱动级缓冲器的输入端，第二十二NMOS管的源极接地；

第四反相器，包括：第二十三PMOS管和第二十三NMOS管；其中，第二十三PMOS管的源极接可关断电源VVDD，第二十三PMOS管的漏极接第二十三NMOS管的漏极及输出驱动级缓冲器的输出端；第二十三NMOS管的源极接地。

在上述抗单粒子翻转的掉电数据保持触发器电路中，在逻辑上：D_SAVE_1＝D_SAVE_2，OUTPUT1＝OUTPUT2，DN1＝DN2。

本发明具有以下优点：

(1)本发明公开了一种抗单粒子翻转的掉电数据保持触发器电路，针对掉电贮存锁存器结构进行抗单粒子翻转加固设计，实现了宇航集成电路在掉电等低功耗模式下数据和状态的可靠贮存。

(2)本发明公开了一种抗单粒子翻转的掉电数据保持触发器电路，将从锁存器和掉电贮存锁存器在一个具备掉电贮存功能的从锁存器电路中实现，带掉电贮存功能的DICE双互锁结构中常规存储部分和掉电存储部分共用前向支路，反馈支路和掉电贮存支路连接前向支路相同节点，均与前向支路构成互锁结构，在正常工作模式下反馈支路起作用而掉电贮存支路断开，在掉电工作模式下掉电贮存支路起作用，反馈支路因断电失去作用，这种设计简化了电路结构，有效降低了面积和功耗等开销。

(3)本发明公开了一种抗单粒子翻转的掉电数据保持触发器电路，提出一种具备掉电贮存功能的从锁存器电路，该具备掉电贮存功能的从锁存器电路构成了两套DICE双互锁结构，第五支路、第六支路、第八支路、第九支路构成一套正常工作模式下的DICE双互锁结构，第五支路、第七支路、第八支路、第十支路构成一套掉电贮存模式下的DICE双互锁结构，互为备份的两个支路中任意一个支路被高能粒子轰击时，其备份支路存储的正确信息会避免整个带掉电贮存功能的DICE双互锁结构发生最终存储数据的翻转，利用带掉电贮存功能的DICE双互锁结构抵抗单粒子翻转的特点实现正常工作模式和掉电贮存模式下均能降低单粒子翻转发生的概率。

(4)本发明公开了一种抗单粒子翻转的掉电数据保持触发器电路，提出一种带贮存开关的C

附图说明

图1是一种常见的掉电数据保持触发器电路的原理示意图；

图2是本发明实施例中一种抗单粒子翻转的掉电数据保持触发器电路的电路示意图；

图3是本发明实施例中一种C

图4是本发明实施例中一种DICE双互锁结构的电路示意图；

图5是本发明实施例中一种带贮存开关的C

图6是本发明实施例中一种带掉电贮存功能的DICE双互锁结构的电路示意图；

图7是本发明实施例中一种输出驱动级缓冲器的电路示意图；

图8是本发明实施例中一种掉电数据保持触发器电路工作模式切换过程中各信号时序关系的示意图；

图9是本发明实施例中又一种一种掉电数据保持触发器电路工作模式切换过程中各信号时序关系的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公开的实施方式作进一步详细描述。

如图2，在本实施例中，该抗单粒子翻转的掉电数据保持触发器电路，其包括：主锁存器电路21、具备掉电贮存功能的从锁存器电路22、第一反相器23、第二反相器24和输出驱动级缓冲器25。具体的：

主锁存器电路21，用于接收输入数据信号D和互补时钟信号的输入，根据互补时钟信号对输入数据信号D进行处理，输出第一数据信号D_SAVE_1和第二数据信号D_SAVE_2。

具备掉电贮存功能的从锁存器电路22，用于接收第一数据信号D_SAVE_1、第二数据信号D_SAVE_2、互补时钟信号和互补贮存信号的输入，根据互补时钟信号和互补贮存信号分别对第一数据信号D_SAVE_1和第二数据信号D_SAVE_2进行处理，输出第一输出数据信号OUTPUT1和第二输出数据信号OUTPUT2。

输出驱动级缓冲器25，用于接收第一输出数据信号OUTPUT1或第二输出数据信号OUTPUT2的输入；根据第一输出数据信号OUTPUT1或第二输出数据信号OUTPUT2，生成整个掉电数据保持触发器电路的总输出信号Q。

第一反相器23，用于生成并输出反相时钟信号CKN。其中，反相时钟信号CKN为时钟信号CK的反相信号，时钟信号CK和反相时钟信号CKN构成互补时钟信号。

第二反相器24，用于生成并输出反相贮存使能信号SAVEN。其中，反相贮存使能信号SAVEN为贮存使能信号SAVE的反相信号，贮存使能信号SAVE和反相贮存使能信号SAVEN构成互补贮存信号。

在本实施例中，主锁存器电路21具体可以包括：两个C

在本实施例中，该抗单粒子翻转的掉电数据保持触发器电路的工作原理如下：当CK＝0时，C

在本实施例中，C

在本实施例中，如图3，C

第一PMOS管301的栅极接输入数据信号D，第一PMOS管301的源极接可关断电源VVDD，第一PMOS管301的漏极接第二PMOS管302的源极。第二PMOS管302的栅极接C

优选的，C

在本实施例中，如图4，DICE双互锁结构213具体可以包括：第一支路41、第二支路42、第三支路43和第四支路44；其中，第一支路41和第三支路43为前向支路且互为备份，第二支路42和第四支路44为反馈支路且互为备份。

第一支路41包括：第三PMOS管411和第三NMOS管412。其中，第三PMOS管411的栅极接DICE双互锁结构213的第一数据输入端，第三PMOS管411的源极接可关断电源VVDD，第三PMOS管411的漏极接第三NMOS管412的漏极及DICE双互锁结构213的第一数据输出端；第三NMOS管412的栅极接DICE双互锁结构213的第二数据输入端，第三NMOS管412的源极接地。

第二支路42包括：第四PMOS管421、第五PMOS管422、第四NMOS管423和第五NMOS管424。其中，第四PMOS管421的栅极接DICE双互锁结构213的第一数据输出端，第四PMOS管421的源极接可关断电源VVDD，第四PMOS管421的漏极接第五PMOS管422的源极；第五PMOS管422的栅极接DICE双互锁结构213的反相时钟输入端，第五PMOS管422的漏极接第四NMOS管423的漏极及DICE双互锁结构213的第二数据输入端；第四NMOS管423的栅极接DICE双互锁结构213的时钟输入端，第四NMOS管423的源极接第五NMOS管424的漏极；第五NMOS管424的栅极接DICE双互锁结构213的第二数据输出端，第五NMOS管424的源极接地。

第三支路43包括：第六PMOS管431和第六NMOS管432。其中，第六PMOS管431的栅极接DICE双互锁结构213的第二数据输入端，第六PMOS管431的源极接可关断电源VVDD，第六PMOS管431的漏极接第六NMOS管432漏极及DICE双互锁结构213的第二数据输出端；第六NMOS管432的栅极接DICE双互锁结构213的第一数据输入端，第六NMOS管432的源极接地。

第四支路44包括：第七PMOS管441、第八PMOS管442、第七NMOS管443和第八NMOS管444。其中，第七PMOS管441的栅极接DICE双互锁结构213的第二数据输出端，第七PMOS管441的源极接可关断电源VVDD，第七PMOS管441的漏极接第八PMOS管442的源极；第八PMOS管442的栅极接DICE双互锁结构213的反相时钟输入端，第八PMOS管442的漏极接第七NMOS管443的漏极及DICE双互锁结构213的第一数据输入端；第七NMOS管443的栅极接DICE双互锁结构213的时钟输入端，第七NMOS管443的源极接第八NMOS管444的漏极；第八NMOS管444的栅极接DICE双互锁结构213的第一数据输出端，第八NMOS管444的源极接地。

优选的，DICE双互锁结构(213)包括两个方面的功能：其一是作为锁存器的基本功能，其二是抗单粒子翻转的功能。作为锁存器的基本功能是：

当CK＝0时，反馈支路(第二支路42和第四支路44)的输出端为高阻态，第一反相信号DN1和第二反相信号DN2通过前向支路(第一支路41和第三支路43)输出第一数据信号D_SAVE_1和第二数据信号D_SAVE_2(第一数据信号D_SAVE_1为第一反相信号DN1的反相信号，二数据信号D_SAVE_2为第二反相信号DN2的反相信号)，即电路处于前向导通状态。

当CK＝1时，反馈支路(第二支路42和第四支路44)导通，当DN1＝DN2＝0时，控制第三PMOS管411和第六PMOS管431将第一数据信号D_SAVE_1和第二数据信号D_SAVE_2上拉为1，第一数据信号D_SAVE_1和第二数据信号D_SAVE_2第八NMOS管444和第五NMOS管424将第一反相信号DN1和第二反相信号DN2下拉为0，整个锁存器将输入数据0锁定在0；同理，当DN1＝DN2＝1时，整个锁存器将输入数据1锁定在1，即电路处于锁存状态。抗单粒子翻转的功能主要考量的是电路处于锁存状态下受到高能粒子轰击时是否能避免发生存储状态翻转，而电路处于前向导通状态下时，由于电路输出始终被输入数据决定，所以高能粒子仅能导致短时间的瞬态变化，而不会导致存储状态发生改变。在DICE双互锁结构处于锁存状态且DN1＝DN2＝0的情况下，当高能粒子轰击到第一支路41导致D_SAVE_1被下拉到0时，第四PMOS管421导通使DN2被上拉，但第三支路43的第六PMOS管431和第四支路44的第八NMOS管444均不导通，因此第三支路43和第四支路44存储的状态均未发生改变，即D_SAVE_2仍为1，DN1仍为0，使得第一支路41的第三PMOS管411仍开启使D_SAVE_1上拉，第二支路42的第五NMOS管424仍开启使DN2下拉，即与单粒子事件造成的状态改变趋势是竞争关系，阻碍状态改变，当单粒子事件结束后，D_SAVE_1被下拉、DN2被上拉的趋势停止，在第三支路43和第四支路44的作用下，D_SAVE_1和DN2恢复原状态，同理，高能粒子轰击到其他支路或者DN1＝DN2＝1的情况与以上描述类似，DICE双互锁结构避免了单粒子翻转事件的发生。

在本实施例中，如图5，带贮存开关的C

第九PMOS管501栅极接带贮存开关的C

优选的，带贮存开关的C

在本实施例中，如图6，带掉电贮存功能的DICE双互锁结构223具体可以包括：第五支路61、第六支路62、第七支路63、第八支路64、第九支路65和第十支路66；其中，第五支路61和第八支路64为前向支路且互为备份，第六支路62和第九支路65为反馈支路且互为备份，第七支路63和第十支路66为掉电贮存支路且互为备份。

第五支路61包括：第十二PMOS管611和第十二NMOS管612。其中，第十二PMOS管611的栅极接带掉电贮存功能的DICE双互锁结构223的第一数据输入端，第十二PMOS管611的源极接恒通电源TVDD，第十二PMOS管611的漏极接第十二NMOS管612的漏极及带掉电贮存功能的DICE双互锁结构223的第一数据输出端；第十二NMOS管612的栅极接带掉电贮存功能的DICE双互锁结构223的第二数据输入端，第十二NMOS管612的源极接地。

第六支路62包括：第十三PMOS管621、第十四PMOS管622、第十三NMOS管623和第十四NMOS管624。其中，第十三PMOS管621的栅极接带掉电贮存功能的DICE双互锁结构223的第一数据输出端，第十三PMOS管621的源极接可关断电源VVDD，第十三PMOS管621的漏极接第十四PMOS管622的源极；第十四PMOS管622的栅极接带掉电贮存功能的DICE双互锁结构223的时钟输入端，第十四PMOS管622的漏极接第十三NMOS管623的漏极及带掉电贮存功能的DICE双互锁结构223的第二数据输入端；第十三NMOS管623的栅极接带掉电贮存功能的DICE双互锁结构223的反相时钟输入端，第十三NMOS管623的源极接第十四NMOS管624的漏极；第十四NMOS管624的栅极接带掉电贮存功能的DICE双互锁结构223的第二数据输出端，第十四NMOS管624的源极接地。

第七支路63包括：第十五PMOS管631、第十六PMOS管632、第十五NMOS管633和第十六NMOS管634。其中，第十五PMOS管631的栅极第十三PMOS管621的栅极，第十五PMOS管631的源极接恒通电源TVDD，第十五PMOS管631的漏极接第十六PMOS管632的源极；第十六PMOS管632的栅极接带掉电贮存功能的DICE双互锁结构223的反相贮存使能输入端，第十六PMOS管632的漏极、第十五NMOS管633的漏极、第十四PMOS管622的漏极、第十三NMOS管623的漏极连在一起；第十五NMOS管633的栅极接带掉电贮存功能的DICE双互锁结构223的贮存使能输入端，第十五NMOS管633的源极接第十六NMOS管634的漏极；第十六NMOS管634的栅极与第十四NMOS管624的栅极连接在一起，第十六NMOS管634的源极接地。

第八支路64包括：第十七PMOS管641和第十七NMOS管642。其中，第十七PMOS管641的栅极接带掉电贮存功能的DICE双互锁结构223的第二数据输入端，第十七PMOS管641的源极接恒通电源TVDD，第十七PMOS管641的漏极接第十七NMOS管642的漏极及带掉电贮存功能的DICE双互锁结构223的第二数据输出端；第十七NMOS管642的栅极接带掉电贮存功能的DICE双互锁结构223的第一数据输入端，第十七NMOS管642的源极接地。

第九支路65包括：第十八PMOS管651、第十九PMOS管652、第十八NMOS管653和第十九NMOS管654。其中，第十八PMOS管651的栅极接带掉电贮存功能的DICE双互锁结构223的第二数据输出端，第十八PMOS管651的源极接可关断电源VVDD，第十八PMOS管651的漏极接第十九PMOS管652的源极；第十九PMOS管652的栅极接带掉电贮存功能的DICE双互锁结构223的时钟输入端，第十九PMOS管652的漏极接第十八NMOS管653的漏极及带掉电贮存功能的DICE双互锁结构223的第一数据输入端；第十八NMOS管653的栅极接带掉电贮存功能的DICE双互锁结构223的反相时钟输入端，第十八NMOS管653的源极接第十九NMOS管654的漏极；第十九NMOS管654的栅极接带掉电贮存功能的DICE双互锁结构223的第一数据输出端，第十九NMOS管654的源极接地。

第十支路66包括：第二十PMOS管661、第二十一PMOS管662、第二十NMOS管663和第二十一NMOS管664。其中，第二十PMOS管661的栅极接带掉电贮存功能的DICE双互锁结构223的第二数据输出端，第二十PMOS管661的源极接恒通电源TVDD，第二十PMOS管661的漏极接第二十一PMOS管662的源极；第二十一PMOS管662的栅极接带掉电贮存功能的DICE双互锁结构223的反相贮存使能输入端，第二十一PMOS管662的漏极接第二十NMOS管663的漏极及带掉电贮存功能的DICE双互锁结构223的第一数据输入端；第二十NMOS管663的栅极接带掉电贮存功能的DICE双互锁结构223的贮存使能输入端，第二十NMOS管663的源极接第二十一NMOS管664的漏极；第二十一NMOS管664的栅极接接带掉电贮存功能的DICE双互锁结构223的第一数据输出端，第二十一NMOS管664的源极接地。

优选的，带掉电贮存功能的DICE双互锁结构223的工作模式包括常规模式和掉电贮存模式。其中，常规模式下，SAVE＝0，且VVDD正常供电，此时第七支路63和第十支路66输出高阻态，带掉电贮存功能的DICE双互锁结构223等效为常规的DICE双互锁结构，其工作机理与主锁存器电路21中的DICE双互锁结构213类似，区别在于当CK＝0时电路处于锁存状态，而当CK＝1时电路处于前向导通状态。常规模式下、且电路处于锁存状态时，高能粒子轰击到第五支路61、第六支路62、第八支路64、第九支路65的任一支路时，单粒子响应机理与常规的DICE双互锁结构一致，高能粒子轰击到第五支路61或第十支路66时，由于其输出节点与第六支路62和第九支路65连接到一起，其单粒子响应机理与高能粒子轰击到第六支路62或第九支路65一致，仍然能够被第五支路61和第八支路64纠正；常规模式下且电路处于前向导通状态下时，由于电路输出始终被输入数据决定，所以高能粒子仅能导致短时间的瞬态变化，而不会导致存储状态发生改变。掉电模式时，VVDD掉电，TVDD恒通，SAVE＝1，此时第六支路62和第九支路65掉电不再工作，电路等效为由第五支路61、第七支路63、第八支路64、第九支路65构成的DICE双互锁结构并处于锁存状态，基于同样的机理，在掉电模式下发生单粒子事件时，电路能够阻止发生单粒子翻转。

在本实施例中，如图7，输出驱动级缓冲器25具体可以包括：第三反相器71和第四反相器72。其中，第三反相器71和第四反相器72级联构成所述输出驱动级缓冲器25；第三反相器71的输入端即为所述输出驱动级缓冲器25的输入端，第四反相器72的输出端即为所述输出驱动级缓冲器25的输出端；第三反相器71和第四反相器72的电源均为可关断电源VVDD。

进一步的，第三反相器71具体可以包括：第二十二PMOS管711和第二十二NMOS管712。其中，第二十二PMOS管711的源极接可关断电源VVDD，第二十二PMOS管711的栅极接输出驱动级缓冲器25的输入端，第二十二PMOS管711的漏极接第二十二NMOS管712的漏极及第二十三PMOS管721的栅极和第二十三NMOS管722的栅极；第二十二NMOS管712的栅极接输出驱动级缓冲器25的输入端，第二十二NMOS管712的源极接地。第四反相器72具体可以包括：第二十三PMOS管721和第二十三NMOS管722；其中，第二十三PMOS管721的源极接可关断电源VVDD，第二十三PMOS管721的漏极接第二十三NMOS管722的漏极及输出驱动级缓冲器25的输出端；第二十三NMOS管722的源极接地。

在本实施例中，在逻辑上：D_SAVE_1＝D_SAVE_2，OUTPUT1＝OUTPUT2，DN1＝DN2。

综上所述，本发明所述的一种抗单粒子翻转的掉电数据保持触发器电路包括两种工作模式：正常工作模式和掉电贮存模式。两种工作模式能够自由切换：(1)SAVE有效(即SAVE由0变为1)，此时带掉电贮存功能的DICE双互锁结构内部将当前存储的状态进行备份；(2)VVDD掉电，TVDD保持恒通，此时仅有带掉电贮存功能的DICE双互锁结构中的第五支路、第七支路、第八支路、第十支路存储掉电前的状态，其余电路均掉电失去功能，进行休眠；(3)VVDD再次上电，所有电路均被唤醒，整个触发器输出掉电时贮存的状态；(4)时钟信号CK为低电平，此时带掉电贮存功能的DICE双互锁结构中的第六支路、第九支路导通并复制第七支路和第十支路存储的状态；(5)SAVE失效(即SAVE由1变为0)，此时整个电路恢复为正常工作模式；(6)时钟信号CK上升沿来临(即从低电平变为高电平)，整个触发器输出新的数据。

在本实施例中，两种工作模式在切换过程中各信号时序关系有如下两种情况：其一，SAVE的上升沿早于时钟信号CK的上升沿，这种情况的时序关系如图8所示，在CK＝0且SAVE＝0时，具备掉电贮存功能的从锁存器电路处于锁存状态，此时输出记为Qn；当SAVE＝1且CK＝0时，带贮存开关的C

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。