扩频时钟产生电路及方法

技术领域

本发明属于集成电路技术领域，具体涉及一种扩频时钟产生电路及方法。

背景技术

电磁干扰的现象由来已久，无论在PCB或者SOC芯片在工作时，随着信号的不断翻转，会不断地向外辐射能量，加上当今技术的不断发展，对频率更高，驱动更强的系统时钟信号，其辐射的能量更加不容忽视，会产生严重的EMI问题；不但会引起系统性能降低，更可能导致整的电路失效。降低EMI的方法一般从三个角度考虑：减小干扰源干扰强度、提高抗干扰能力、阻断干扰路径。后两种方式的设计成本往往较高，因此，减小EMI产生成为重中之重，SSC技术应运而生。SSC(Spread Spectrum Clock)即扩频时钟，对于固定频率输出的时钟信号，输出频谱是一个很窄的尖峰，所有能量都会集中在这个尖峰的频带内，幅度很高，对外辐射的能量就很大；而如果是频率变化的时钟信号，能量将会分布在一定范围的频谱上，幅度较小，产生的EMI辐射也很小。

扩频时钟的主要实现方式是采用扩频调制技术，调制基于锁相环的时钟电路。最常使用的电路结构是基于SDM对可编程分频器进行调制；也有结构是直接调制VCO进行扩频输出。如2009年在IEEE Transactions on Electromagnetic Compatibility上，Yao-HuangKao等人提出的基于两点调制的扩频时钟技术，使用SDM对可编程分频器进行数字调制，同时对压控振荡器进行模拟调制，可以极大的提高调制带宽，从而获得更好的调制精度和输出抖动性能。2013的ISSCC上，Nicola Da Dalt等人基于全数字锁相环实现了高频随机调制的输出，能够很大程度上降低周期性调制引起的积累型抖动。也有研究如CN115940942A，使用振荡器直接输出频率，采用额外的周期计数电路对扩频时钟的边沿触发产生多个触发信号，来控制振荡电路的电流，实现对输出时钟频率的调制。

上述扩频时钟的实现方式具有以下缺点：

振荡器直接输出的频率准确度不高，相位噪声大，抖动性能差；

在芯片内实现一个完整的PLL电路，占用面积大，成本高；

设计全新的专用SSC PLL所需要的时间长，电路复杂，设计难度高，而往往一个芯片内不只有一个PLL时钟电路，无法做到时钟的复用；

对SSC PLL的调制若采用单点调制，则调制速率会受制于PLL带宽；若采用两点调制，必须考虑增益及相位校准，电路上实现困难，设计周期长，易受工艺温度等影响。

因此，针对上述技术问题，有必要提供一种扩频时钟产生电路及方法。

发明内容

有鉴于此，本发明的目的在于提供一种一种扩频时钟产生电路及方法。

为了实现上述目的，本发明一实施例提供的技术方案如下：

一种扩频时钟产生电路，所述扩频时钟产生电路包括第一分频器及调制单元，所述调制单元用于产生第一分频器的分频比，第一分频器用于根据分频比对输入端接收的输入时钟信号进行整数分频，并于输出端输出扩频时钟信号，所述输入时钟信号的频率为固定频率，扩频时钟信号的频率在多个不同频点之间进行随机跳变。

一实施例中，所述调制单元包括：

第一调制单元，用于产生三角波调制信号，并采用三角波调制信号对外部输入的小数分频比进行调制，产生不断变化的小数分频比；

第二调制单元，与第一调制单元相连，用于对不断变化的小数分频比和外部输入的整数分频比进行调制，得到不断抖动的整数分频比。

一实施例中，所述第一调制单元包括三角波发生器及加法器，所述第二调制单元包括SDM，其中：

所述SDM的第一输入端用于接收外部输入的整数分频比，第二输入端与加法器的输出端相连，所述加法器的第一输入端用于接收外部输入的小数分频比，第二输入端与三角波发生器的输出端相连，所述SDM的输出端与第一分频器相连。

一实施例中，所述扩频时钟产生电路还包括连接于第一调制单元与第一分频器之间、和/或第二调制单元与第一分频器的若干分频器。

一实施例中，所述扩频时钟产生电路还包括第二分频器及第三分频器，其中：

第二分频器的输入端与第一分频器的输出端相连，输出端与SDM的时钟端口相连；

第三分频器的输入端与第二分频器的输出端相连，输入端与三角波发生器的时钟端口相连。

一实施例中，所述SDM为n阶调制器，SDM产生的分频比的个数为2

一实施例中，所述第一分频器为可编程分频器。

一实施例中，所述输入时钟信号为系统PLL时钟信号。

本发明另一实施例提供的技术方案如下：

一种扩频时钟产生方法，所述扩频时钟产生方法包括以下步骤：

S1、通过三角波发生器产生三角波调制信号，并采用三角波调制信号对外部输入的小数分频比进行调制，产生不断变化的小数分频比；

S2、通过SDM对不断变化的小数分频比和外部输入的整数分频比进行调制，得到不断抖动的整数分频比；

S3、基于不断抖动的整数分频比，通过第一分频器对固定频率的输入时钟信号进行整数分频，产生频率在多个不同频点之间进行随机跳变的扩频时钟信号。

一实施例中，所述SDM的输入时钟为扩频时钟信号经过若干分频器分频后的信号；和/或，

所述三角波发生器的输入时钟为扩频时钟信号经过若干分频器分频后的信号。

本发明具有以下有益效果：

本发明通过三角波调制和SDM直接调制分频器，可以将固定频率的输入时钟信号进行整数分频，得到频率在多个不同频点之间进行随机跳变的扩频时钟信号，从而将输出时钟信号的能量分散到多个频点上，实现扩频功能；且本发明能够降低输出时钟信号的功率，减小EMI效应。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明一具体实施例中扩频时钟产生电路的电路图；

图2为本发明一具体实施例中输入时钟信号和输出时钟信号的波形图。

具体实施方式

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

为了方便理解本发明实施例，首先在此介绍本发明实施例描述中会引入的几个要素。

EMI(Electromagnetic Interference，电磁干扰)：指电路通过传导或者辐射等方式，对周边电路和系统产生影响；在高速传输芯片中，EMI问题尤为显著。

SSC(Spread Spectrum Clock，扩频时钟)：扩展时钟信号频率，将其能量分散在一定频谱范围上，从而改善EMI问题。

PLL(Phase Locked Loop，锁相环)：利用相位同步技术产生目标频率的反馈控制电路，通常用作时钟电路。

可编程分频器：分频比可瞬时改变的分频器。

SDM(Sigma Delta Modulator，积分差分调制器)：在小数分频PLL中用来调制可编程分频器。

本发明中的扩频时钟产生电路包括第一分频器及调制单元，调制单元用于产生第一分频器的分频比，第一分频器用于根据分频比对输入端接收的输入时钟信号进行整数分频，并于输出端输出扩频时钟信号，输入时钟信号的频率为固定频率，扩频时钟信号的频率在多个不同频点之间进行随机跳变。

其中，调制单元包括：

第一调制单元，用于产生三角波调制信号，并采用三角波调制信号对外部输入的小数分频比进行调制，产生不断变化的小数分频比；

第二调制单元，与第一调制单元相连，用于对不断变化的小数分频比和外部输入的整数分频比进行调制，得到不断抖动的整数分频比。

本发明中的扩频时钟产生方法包括以下步骤：

S1、通过三角波发生器产生三角波调制信号，并采用三角波调制信号对外部输入的小数分频比进行调制，产生不断变化的小数分频比；

S2、通过SDM对不断变化的小数分频比和外部输入的整数分频比进行调制，得到不断抖动的整数分频比；

S3、基于不断抖动的整数分频比，通过第一分频器对固定频率的输入时钟信号进行整数分频，产生频率在多个不同频点之间进行随机跳变的扩频时钟信号。

以下结合具体实施例对本发明的扩频时钟产生电路及方法进行详细说明。

参图1所示为本发明一具体实施例中扩频时钟产生电路的电路图，其包括第一分频器10及调制单元，其中调制单元包括第一调制单元及第二调制单元，第一调制单元主要包括三角波发生器21，第二调制单元主要包括SDM 22。

本实施例中的输入为输入时钟信号，频率为固定频率，该输入为一个未经扩频的时钟信号(可来源于系统PLL时钟电路)，经过第一分频器的分频后，输出为扩频时钟信号(即输出时钟信号)，该信号为经过扩频调制的低频时钟信号，其频率在多个不同频点之间进行随机跳变。

本发明中的第一调制单元用于产生三角波调制信号，并采用三角波调制信号对外部输入的小数分频比进行调制，产生不断变化的小数分频比；第二调制单元用于对不断变化的小数分频比和外部输入的整数分频比进行调制，得到不断抖动的整数分频比。

示例性地，本实施例中第一调制单元包括三角波发生器21及加法器23，第二调制单元包括SDM 22，其中：

SDM的第一输入端用于接收外部输入的整数分频比，第二输入端与加法器的输出端相连，加法器的第一输入端用于接收外部输入的小数分频比，第二输入端与三角波发生器的输出端相连，SDM的输出端与第一分频器10相连。

进一步地，本发明中的扩频时钟产生电路还包括连接于第一调制单元与第一分频器之间、和第二调制单元与第一分频器的若干分频器。

示例性地，本实施例中包括第二分频器31及第三分频器32，其中：

第二分频器31的输入端与第一分频器的输出端相连，输出端与SDM的时钟端口相连；

第三分频器32的输入端与第二分频器的输出端相连，输入端与三角波发生器的时钟端口相连。

本实施例中的扩频时钟产生电路存在两个调制机制，其一为SDM对输入的小数分频比和整数分频比进行调制得到不断抖动的整数分频比输出；其二为三角波调制信号对SDM的输入小数分频比进行调制，得到不断变化的小数分频比。由于存在这两级调制作用，使得输出时钟的能量被分散到多个频点上，从而实现扩频功能。

具体地，本实施例中扩频时钟产生方法具体如下：

S1、通过三角波发生器产生三角波调制信号，并采用三角波调制信号对外部输入的小数分频比进行调制，产生不断变化的小数分频比。

三角波发生器输出一个固定调制周期的三角波调制信号，记为.f1(t)，三角波发生器的输入时钟由扩频时钟信号经第二分频器和第三分频器依次进行M1分频和M2分频得到；

这个三角波调制信号叠加到SDM中的小数分频比.f0上，得到不断变化的小数分频比.f0+.f1(t)。

S2、通过SDM对不断变化的小数分频比和外部输入的整数分频比进行调制，得到不断抖动的整数分频比。

SDM输入为外部给到的整数分频比N和小数分频比.f0，记为N+.f0，SDM的输入时钟由扩频时钟信号经第二分频器进行M1分频得到；经过三角波调制信号调制小数分频比后，最终得到一个调制过的整数加小数分频比，为N+.f0+.f1(t)。

S3、基于不断抖动的整数分频比，通过第一分频器对固定频率的输入时钟信号进行整数分频，产生频率在多个不同频点之间进行随机跳变的扩频时钟信号。

分频比(N+.f0+.f1(t))经过SDM的调制作用，会输出共2

应当理解的是，分频器、SDM及三角波发生器为本技术领域的现有器件，针对各器件的实现电路此处不再进行详细说明。

本发明中扩频时钟产生电路所得到的扩频时钟信号的中心频率由输入时钟信号和可配置的整数分频比决定，因此，可以实现多个频点的扩频功能；时域上，输出时钟信号的频率在瞬态上是不断变化的，但在长时间内平均值是期望的频率值，以输入3GHz，输出400MHz，一阶SDM，M1＝2，M2＝25为例，某时刻的输入时钟信号和输出时钟信号(扩频时钟信号)的波形图如图2所示。

本发明采用三角波调制和SDM直接调制分频器的方式，对输入的固定频率的时钟信号进行分频和扩频，可以直接复用芯片内的系统PLL时钟，相较于调制振荡器输出的方式来说，其输入的时钟频率准确度更高，噪声更小。同时，避免了重新设计一个专用扩频PLL带来的时间成本和人力成本；且SDM为数字电路，分频器设计简单，二者均容易实现，占用面积小，功耗低。

另外，本发明的输出频率可配置，可以在不同频率上实现扩频；而且调制速率可配置，并且不受制于PLL带宽，仅仅与外部采样时钟频率相关。

由以上技术方案可以看出，本发明具有以下优点：

本发明通过三角波调制和SDM直接调制分频器，可以将固定频率的输入时钟信号进行整数分频，得到频率在多个不同频点之间进行随机跳变的扩频时钟信号，从而将输出时钟信号的能量分散到多个频点上，实现扩频功能；且本发明能够降低输出时钟信号的功率，减小EMI效应。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。