半导体器件

相关申请的交叉引用

本申请要求于2022年11月24日在韩国知识产权局递交的韩国专利申请No.10-2022-0159310的优先权，其公开内容通过引用整体合并于此。

技术领域

实施例涉及一种半导体器件，并且更具体地，涉及一种包括场效应晶体管的半导体器件。

背景技术

一种半导体器件可以包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也越来越小。MOSFET的缩小可能会劣化半导体器件的操作特性。因此，已经进行了各种研究以开发制造具有优异性能同时克服由半导体器件的高集成度引起的限制的半导体器件的方法。

发明内容

实施例可以提供一种具有提高的可靠性的半导体器件。

一些实施例可以提供一种具有改善的电特性的半导体器件。

根据一些实施例，一种半导体器件可以包括：衬底，包括有源图案；沟道图案，在有源图案上，沟道图案包括彼此间隔开并且彼此竖直地堆叠的多个半导体图案；源/漏图案，连接到均具有p型的多个半导体图案；栅电极，在多个半导体图案上，栅电极包括在多个半导体图案中的相邻半导体图案之间的内部电极和在多个半导体图案中的最上半导体图案上的外部电极；以及栅极介电层，在栅电极和多个半导体图案之间，栅极介电层包括与内部电极相邻的内部栅极介电层、以及从外部电极的底表面延伸到外部电极的侧表面的外部栅极介电层。外部电极和外部栅极介电层可以具有倒T形形状。

根据一些实施例，一种半导体器件包括：在NMOSFET区域上的第一有源图案、和在PMOSFET区域上的第二有源图案；在第一有源图案上的第一沟道图案、和在第二有源图案上的第二沟道图案，第一沟道图案和第二沟道图案中的每一个包括彼此间隔开且彼此竖直地堆叠的多个半导体图案；连接到第一沟道图案的第一源/漏图案、和连接到第二沟道图案的第二源/漏图案；在第一沟道图案上的第一栅电极、和在第二沟道图案上的第二栅电极，第一栅电极和第二栅电极中的每一个包括在多个半导体图案中的相邻半导体图案之间的内部电极和在多个半导体图案中的最上半导体图案上的外部电极；以及电连接到第一源/漏图案的第一有源接触部、和电连接到第二源/漏图案的第二有源接触部。第一源/漏图案的第一高度可以小于第二源/漏图案的第二高度。由第一有源接触部限定的第一源/漏图案的第一凹陷深度可以大于由第二有源接触部限定的第二源/漏图案的第二凹陷深度。

根据一些实施例，一种半导体器件包括：衬底，包括第一有源区和第二有源区；器件隔离层，限定第一有源区上的第一有源图案和第二有源区上的第二有源图案；在第一有源图案上的第一沟道图案、和在第二有源图案上的第二沟道图案，第一沟道图案和第二沟道图案中的每一个包括彼此间隔开且彼此竖直地堆叠的多个半导体图案；连接到第一沟道图案的第一源/漏图案、和连接到第二沟道图案的第二源/漏图案；在第一沟道图案上的第一栅电极、和在第二沟道图案上的第二栅电极，第一栅电极和第二栅电极中的每一个包括在多个半导体图案中的相邻半导体图案之间的内部电极和在多个半导体图案中的最上半导体图案上的外部电极；栅极介电层，在多个半导体图案与第一栅电极和第二栅电极之间，栅极介电层包括与内部电极相邻的内部栅极介电层和与外部电极相邻的外部栅极介电层；内部间隔物，在栅极介电层和第一源/漏图案之间；栅极间隔物，在第一栅电极和第二栅电极中的每一个的侧壁上；栅极封盖图案，在第一栅电极和第二栅电极中的每一个的顶表面上；层间介电层，在栅极封盖图案上；穿透层间介电层以与第一源/漏图案电连接的第一有源接触部、和穿透层间介电层以与第二源/漏图案电连接的第二有源接触部；金属-半导体化合物层，在第一有源接触部和第二有源接触部中的每一个与第一源/漏图案和第二源/漏图案中的每一个之间；栅极接触部，穿透层间介电层和栅极封盖图案，以与第一栅电极和第二栅电极中的每一个电连接；第一金属层，在层间介电层上，第一金属层包括电力线和第一布线，第一布线相应地电连接到第一有源接触部、第二有源接触部和栅极接触部；以及第二金属层，在第一金属层上，该第二金属层包括电连接到第一金属层的第二布线。第一有源接触部的底表面可以低于第一沟道图案的最上半导体图案。第二有源接触部的底表面可以高于第二沟道图案的最上半导体图案。

附图说明

通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，在附图中：

图1至图3示出了显示根据一些实施例的半导体器件的逻辑单元的概念图。

图4示出了显示根据一些实施例的半导体器件的平面图。

图5A、图5B、图5C和图5D示出了分别沿图4的线A-A’、线B-B’、线C-C’和线D-D'截取的截面图。

图6A示出了显示图5A的部分M的放大图。

图6B示出了显示图5B中绘出的部分N的示例的放大图。

图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C和图15D示出了显示根据一些实施例的制造半导体器件的方法的截面图。

具体实施方式

图1至图3示出了显示根据一些实施例的半导体器件的逻辑单元的概念图。

参考图1，可以设置单高度单元SHC。例如，衬底100可以在其上设置有第一电力线M1_R1和第二电力线M1_R2。第一电力线M1_R1可以是用于提供源电压VSS(例如，地电压)的路径。第二电力线M1_R2可以是用于提供漏电压VDD(例如，电源电压)的路径。

单高度单元SHC可以限定在第一电力线M1_R1和第二电力线M1_R2之间。单高度单元SHC可以包括一个第一有源区AR1和一个第二有源区AR2。第一有源区AR1和第二有源区AR2中的一个可以是PMOSFET区域，并且第一有源区AR1和第二有源区AR2中的另一个可以是NMOSFET区域。例如，单高度单元SHC可以具有设置在第一电力线M1_R1和第二电力线M1_R2之间的互补金属氧化物半导体(CMOS)结构。

第一有源区AR1和第二有源区AR2中的每一个可以在第一方向D1上具有第一宽度W1。第一高度HE1可以被定义为单高度单元SHC在第一方向D1上的长度。第一高度HE1可以与第一电力线M1_R1和第二电力线M1_R2之间的距离(例如，间距)基本相同。

单高度单元SHC可以构成一个逻辑单元。在本说明书中，术语“逻辑单元”可以指代执行特定功能的逻辑器件，例如AND、OR、XOR、XNOR和反相器。例如，逻辑单元可以包括用于构成逻辑器件的晶体管，并且还可以包括将晶体管彼此连接的布线。

参考图2，可以设置双高度单元DHC。例如，衬底100可以在其上设置有第一电力线M1_R1、第二电力线M1_R2和第三电力线M1_R3。第一电力线M1_R1可以设置在第二电力线M1_R2和第三电力线M1_R3之间。第三电力线M1_R3可以是用于提供源电压VSS的路径。

双高度单元DHC可以限定在第二电力线M1_R2和第三电力线M1_R3之间。双高度单元DHC可以包括两个第一有源区AR1和两个第二有源区AR2。

两个第二有源区AR2中的一个可以与第二电力线M1_R2相邻。两个第二有源区AR2中的另一个可以与第三电力线M1_R3相邻。两个第一有源区AR1可以与第一电力线M1_R1相邻。当在平面图中观察时，第一电力线M1_R1可以设置在两个第一有源区AR1之间。

第二高度HE2可以被定义为指示双高度单元DHC在第一方向D1上的长度。第二高度HE2可以是图1的第一高度HE1的约两倍。双高度单元DHC的两个第一有源区AR1可以共同连接在一起以用作一个有源区。

在一些实施例中，图2中所示的双高度单元DHC可以被定义为多高度单元。尽管未示出，但多高度单元可以包括其单元高度是单高度单元SHC的高度的约三倍的三高度单元。

参考图3，衬底100可以在其上设置有二维设置的第一单高度单元SHC1、第二单高度单元SHC2和双高度单元DHC。第一单高度单元SHC1可以设置在第一电力线M1_R1和第二电力线M1_R2之间。第二单高度单元SHC2可以设置在第一电力线M1_R1和第三电力线M1_R3之间。第二单高度单元SHC2可以在第一方向D1上与第一单高度单元SHC1相邻。

双高度单元DHC可以设置在第二电力线M1_R2和第三电力线M1_R3之间。双高度单元DHC可以在第二方向D2上与第一单高度单元SHC1和第二单高度单元SHC2相邻。

分离结构DB可以设置在第一单高度单元SHC1和双高度单元DHC之间、以及在第二单高度单元SHC2和双高度单元DHC之间。分离结构DB可以将双高度单元DHC的有源区与第一单高度单元SHC1和第二单高度单元SHC2中的每一个的有源区电分离。

图4示出了显示根据一些实施例的半导体器件的平面图。图5A、图5B、图5C和图5D示出了分别沿图4的线A-A’、线B-B’、线C-C’和线D-D'截取的截面图。图6A示出了显示图5A中描述的部分M的示例的放大图。图6B示出了显示图5B中绘出的部分N的示例的放大图。图4和图5A至图5D中绘出的半导体器件是图1中所示的单高度单元SHC的详细示例。

参考图4和图5A至图5D，单高度单元SHC可以设置在衬底100上。单高度单元SHC可以在其上设置有逻辑电路中包括的逻辑晶体管。衬底100可以是化合物半导体衬底，或包括硅、锗或硅-锗的半导体衬底。例如，衬底100可以是硅衬底。

衬底100可以包括第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2中的每一个可以在第二方向D2上延伸。在实施例中，第一有源区AR1可以是NMOSFET区域，并且第二有源区AR2可以是PMOSFET区域。

第一有源图案AP1和第二有源图案AP2可以由形成在衬底100的上部中的沟槽TR限定。第一有源图案AP1可以设置在第一有源区AR1上，并且第二有源图案AP2可以设置在第二有源区AR2上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是衬底100的竖直突出部分。

器件隔离层ST可以设置在衬底100上。器件隔离层ST可以填充沟槽TR。器件隔离层ST可以包括氧化硅层。器件隔离层ST可以不覆盖将在下面讨论的第一沟道图案CH1和第二沟道图案CH2中的任何一个。

第一沟道图案CH1可以设置在第一有源图案AP1上。第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每一个可以包括依次堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在竖直方向(或第三方向D3)上彼此间隔开。

第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可以包括硅(Si)、锗(Ge)、或硅-锗(SiGe)。例如，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个可以包括晶体硅(例如，多晶硅)。在实施例中，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以是堆叠的纳米片。第一沟道图案CH1的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3在第三方向D3上的高度可以与第二沟道图案CH2的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3在第三方向D3上的高度相同。

多个第一源/漏图案SD1可以设置在第一有源图案AP1上。多个第一凹陷RS1可以形成在第一有源图案AP1的上部中。第一源/漏图案SD1可以对应地设置在第一凹陷RS1中。第一源/漏图案SD1可以是第一导电类型(例如，n型)的杂质区域。第一沟道图案CH1可以介于一对第一源/漏图案SD1之间。例如，该一对第一源/漏图案SD1可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3来彼此连接。

多个第二源/漏图案SD2可以设置在第二有源图案AP2上。多个第二凹陷RS2可以形成在第二有源图案AP2的上部上。第二源/漏图案SD2可以对应地设置在第二凹陷RS2中。第二源/漏图案SD2可以是第二导电类型(例如，p型)的杂质区域。第二沟道图案CH2可以介于一对第二源/漏图案SD2之间。例如，该一对第二源/漏图案SD2可以通过堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3来彼此连接。

第一源/漏图案SD1和第二源/漏图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。例如，第一源/漏图案SD1和第二源/漏图案SD2中的每一个的顶表面可以高于第三半导体图案SP3的顶表面。又例如，第一源/漏图案SD1和第二源/漏图案SD2中的至少一个的顶表面可以在与第三半导体图案SP3的顶表面的高度基本相同的高度处。

在实施例中，第一源/漏图案SD1可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。第二源/漏图案SD1可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。因此，一对第二源/漏图案SD2可以向第二沟道图案CH2提供压应力。

在实施例中，第二源/漏图案SD2可以在其侧壁上具有不均匀的压花形形状。例如，第二源/漏图案SD2的侧壁可以具有波形轮廓。如下文将讨论的，第二源/漏图案SD2的侧壁可以朝向第二栅电极GE2的第一内部电极PO1、第二内部电极PO2和第三内部电极PO3突出。参考图5A至图5D、图6A和图6B，下面将详细描述第一源/漏图案SD1和第二源/漏图案SD2。

栅电极GE可以包括第一栅电极GE1和第二栅电极GE2。第一栅电极GE1可以设置在第一沟道图案CH1上，并且第二栅电极GE2可以设置在第二沟道图案CH2上。第一栅电极GE1可以在第一方向D1上延伸，同时横跨第一沟道图案CH1，并且第二栅电极GE2可以在第一方向D1上延伸，同时横跨第二沟道图案CH2。第一栅电极GE1可以与第一沟道图案CH1竖直地重叠，并且第二栅电极GE2可以与第二沟道图案CH2竖直地重叠。多个第一栅电极GE1可以在第二方向D2上以第一间距布置。同样地，多个第二栅电极GE2可以在第二方向D2上以第一间距布置。

第一栅电极GE1和第二栅电极GE2中的每一个可以包括介于第一半导体图案SP1和有源图案AP1或AP2之间的第一内部电极PO1、介于第一半导体图案SP1和第二半导体图案SP2之间的第二内部电极PO2、介于第二半导体图案SP2和第三半导体图案SP3之间的第三内部电极PO3、以及在第三半导体图案SP3上的外部电极PO4。参考图5A、图5B、图6A和图6B，下面将根据实施例来详细描述外部电极PO4。

参考图5D，栅电极GE可以设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个的顶表面TS、底表面BS和相对侧壁SW上。例如，根据本实施例的晶体管可以是其中栅电极GE三维地围绕第一沟道图案CH1和第二沟道图案CH2的三维场效应晶体管(例如，MBCFET或GAAFET)。

在第一有源区AR1上，内部间隔物ISP可以相应地介于第一源/漏图案SD1与第一栅电极GE1的第一内部电极PO1、第二内部电极PO2和第三内部电极PO3之间。第一栅电极GE1的第一内部电极PO1、第二内部电极PO2和第三内部电极PO3中的每一个可以跨过内部间隔物ISP与第一源/漏图案SD1间隔开。内部间隔物ISP可以防止来自第一栅电极GE1的漏电流。

返回参考图4和图5A至图5D，一对栅极间隔物GS可以设置在第一栅电极GE1和第二栅电极GE2中的每一个的外部电极PO4的相对侧壁上。栅极间隔物GS可以沿第一栅电极GE1和第二栅电极GE2在第一方向D1上延伸。栅极间隔物GS的顶表面可以比第一栅电极GE1和第二栅电极GE2的顶表面高。如下面将讨论的，栅极间隔物GS的顶表面可以与第一层间介电层110的顶表面共面。在实施例中，栅极间隔物GS可以包括选自SiCN、SiCON和SiN中的至少一种。在另一实施例中，栅极间隔物GS可以包括由选自SiCN、SiCON和SiN中的至少两种形成的多层。在实施例中，栅极间隔物GS可以包括含硅的介电材料。当如下所述形成源接触部AC1和AC2时，栅极间隔物GS可以用作蚀刻停止层。栅极间隔物GS可以使有源接触部AC1和AC2以自对准的方式形成。

栅极封盖图案GP可以设置在第一栅电极GE1和第二栅电极GE2中的每一个上。栅极封盖图案GP可以沿第一栅电极GE1和第二栅电极GE2在第一方向D1上延伸。栅极封盖图案GP可以包括相对于下面将讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。例如，栅极封盖图案GP可以包括选自SiON、SiCN、SiCON和SiN中的至少一种。

栅极介电层GI可以介于第一栅电极GE1和第一沟道图案CH1之间、以及第二栅电极GE2和第二沟道图案CH2之间。栅极介电层GI可以覆盖第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个的顶表面TS、底表面BS和相对侧壁SW。栅极介电层GI可以覆盖在栅电极GE下方的器件隔离层ST的顶表面。

在实施例中，栅极介电层GI可以包括氧化硅层和/或氮氧化硅层。参考图6A和图6B，高k介电层HK可以介于栅极介电层GI与第一栅电极GE1和第二栅电极GE2之间。高k介电层HK可以具有均匀的厚度，以围绕第一内部电极PO1、第二内部电极PO2和第三内部电极PO3。高k介电层HK可以从外部电极PO4的底表面均匀地延伸到外部电极PO4的相对侧表面。

图6A或图6B的高k介电层HK可以包括介电常数大于氧化硅层的介电常数的高k介电材料。例如，高k介电材料可以包括从氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌中选择的至少一种。

在另一示例中，栅极介电层GI可以具有其中堆叠有至少一层氧化硅层和至少一层高k介电层HK的结构。在另一实施例中，半导体器件可以包括使用负电容器的负电容场效应晶体管。例如，栅极介电层GI可以包括呈现铁电特性的铁电材料层和呈现顺电特性的顺电材料层。

铁电材料层可以具有负电容，并且顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小到小于每个电容器的电容。相反，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增加到大于每个电容器的电容的绝对值的正值。

当具有负电容的铁电材料层与具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容可以增加。总电容的增加可以用于允许包括铁电材料层的晶体管在室温下具有小于约60mV/decade的亚阈值摆幅。

铁电材料层可以具有铁电特性。铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钡锶钛和氧化铅锆钛中的一种或多种。例如，氧化铪锆可以是其中氧化铪掺杂有锆(Zr)的材料。作为另一示例，氧化铪锆可以是铪(Hf)、锆(Zr)和氧(O)的化合物。

铁电材料层还可以包括掺杂在其中的杂质。例如，杂质可以包括选自铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。铁电材料层中包括的杂质的类型可以根据铁电材料层中包括何种铁电材料而改变。

当铁电材料层包括氧化铪时，铁电材料层可以包括诸如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)之类的杂质中的至少一种。

当杂质是铝(Al)时，铁电材料层可以包括约3至8原子百分比的铝。在本说明书中，杂质的比率可以是铝与铪、铝之和的比率。

当杂质是硅(Si)时，铁电材料层可以包括约2至约10原子百分比的硅。当杂质是钇(Y)时，铁电材料层可以包括约2至约10原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可以包括约1至约7原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可以包括约50至约80原子百分比的锆。

顺电材料层可以具有顺电特性。顺电材料层可以包括例如选自氧化硅和高k金属氧化物中的至少一种。作为非限制性示例，顺电材料层中包括的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的一种或多种。

铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电特性，但是顺电材料层可以不具有铁电特性。例如，当铁电材料层和顺电材料层包括氧化铪时，铁电材料层中包括的氧化铪可以具有与顺电材料层中包括的氧化铪的晶体结构不同的晶体结构。

铁电材料层可以具有带有铁电特性的厚度。作为非限制性示例，铁电材料层的厚度可以在例如约0.5nm至约10nm的范围内。因为铁电材料具有其自身表现出铁电特性的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。

作为示例，栅极介电层GI可以包括单个铁电材料层。作为另一示例，栅极介电层GI可以包括彼此间隔开的多个铁电材料层。栅极介电层GI可以具有其中多个铁电材料层与多个顺电材料层交替堆叠的堆叠结构。

返回参考图4和图5A至图5D，栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅极介电层GI上，并且可以与第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3相邻。第一金属图案可以包括控制晶体管的阈值电压的功函数金属。可以调节第一金属图案的厚度和成分，以实现晶体管的期望阈值电压。例如，栅电极GE的第一内部电极PO1、第二内部电极PO2和第三内部电极PO3可以由第一金属图案或功函数金属形成。

第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)、以及选自钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种金属。另外，第一金属图案还可以包括碳(C)。第一金属图案可以包括多个堆叠的功函数金属层。

第二金属图案可以包括电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括选自钨(W)、铝(Al)、钛(Ti)和钽(Ta)中的至少一种金属。第一栅电极GE1和第二栅电极GE2中的每一个的外部电极PO4可以包括第一金属图案和在第一金属图案上的第二金属图案。

第一层间介电层110可以设置在衬底100上。第一层间介电层110可以覆盖栅极间隔物GS、以及第一源/漏图案SD1和第二源/漏图案SD2。第一层间介电层110的顶表面可以与栅极封盖图案GP的顶表面和栅极间隔物GS的顶表面基本共面。第一层间介电层110可以在其上设置有覆盖栅极封盖图案GP的第二层间介电层120。第三层间介电层130可以设置在第二层间介电层120上。第四层间介电层140可以设置在第三层间介电层130上。例如，第一层间介电层110至第四层间介电层140可以包括氧化硅层。

单高度单元SHC可以具有在第二方向D2上彼此相对的第一边界BD1和第二边界BD2。第一边界BD1和第二边界BD2可以在第一方向D1上延伸。单高度单元SHC可以具有在第一方向D1上彼此相对的第三边界BD3和第四边界BD4。第三边界BD3和第四边界BD4可以在第二方向D2上延伸。

单高度单元SHC可以在其相对侧上设置有在第二方向D2上彼此相对的一对分离结构DB。例如，该对分离结构DB可以对应地设置在单高度单元SHC的第一边界BD1和第二边界BD2上。分离结构DB可以平行于栅电极GE在第一方向D1上延伸。分离结构DB和其相邻的栅电极GE之间的间距可以与第一间距相同。

分离结构DB可以穿透第一层间介电层110和第二层间介电层120，以延伸到第一有源图案AP1和第二有源图案AP2中。分离结构DB可以穿透第一有源图案AP1和第二有源图案AP2中的每一个的上部。分离结构DB可以将单高度单元SHC的有源区与相邻的另一单元的有源区电分离。

第一有源接触部AC1和第二有源接触部AC2可以被设置为穿透第一层间介电层110和第二层间介电层120，以分别与第一源/漏图案SD1和第二源/漏图案SD2电连接。一对有源接触部AC1和AC2可以设置在栅电极GE的相对侧上。当在平面图中观察时，第一有源接触部AC1和第二有源接触部AC2中的每一个可以具有在第一方向D1上延伸的条形形状。

第一有源接触部AC1和第二有源接触部AC2均可以是自对准接触部。例如，栅极封盖图案GP和栅极间隔物GS可以用于以自对准的方式形成第一有源接触部AC1和第二有源接触部AC2。例如，第一有源接触部AC1和第二有源接触部AC2均可以覆盖栅极间隔物GS的侧壁的至少一部分。尽管未示出，但是第一有源接触部AC1和第二有源接触部AC2可以覆盖栅极封盖图案GP的顶表面的一部分。

诸如硅化物层之类的金属半导体化合物层SC可以介于第一有源接触部AC1和第一源/漏图案SD1之间、以及第二有源接触部AC2和第二源/漏图案SD2之间。第一有源接触部AC1和第二有源接触部AC2可以通过金属-半导体化合物层SC电连接到第一源/漏图案SD1和第二源/漏图案SD2。例如，金属-半导体化合物层SC可以包括选自硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。

栅极接触部GC可以被设置为穿透第二层间介电层120和栅极封盖图案GP，以与对应的栅电极GE电连接。当在平面图中观察时，栅极接触部GC可以被设置为与第一有源区AR1和第二有源区AR2对应地重叠。例如，栅极接触部GC可以设置在第二有源图案AP2上(参见图5B)。

在实施例中，参考图5B，栅极接触部GC的上部可以与第二有源接触部AC2相邻。栅极接触部GC的上部可以填充有上介电图案UIP。上介电图案UIP的底表面可以比栅极接触部GC的底表面低。例如，上介电图案UIP可以使与栅极接触部GC相邻的第二有源接触部AC2的顶表面低于栅极接触部GC的底表面。因此，可以防止可能由栅极接触部GC和其相邻的第二有源接触部AC2之间的接触引起的电短路。

第一有源接触部AC1可以包括第一导电图案FM1和围绕第一导电图案FM1的第一阻挡图案BM1。第二有源接触部AC2可以包括第二导电图案FM2和围绕第二导电图案FM2的第二阻挡图案BM2。栅极接触部GC可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM1、FM2和FM均可以包括选自铝、铜、钨、钼和钴中的至少一种。阻挡图案BM1、BM2和BM可以分别覆盖导电图案FM1、FM2和FM的侧壁和底表面。阻挡图案BM1、BM2和BM均可以包括金属层和金属氮化物层。金属层可以包括选自钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括选自氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的至少一种。

第一金属层M1可以设置在第三层间介电层130中。例如，第一金属层M1可以包括第一电力线M1_R1、第二电力线M1_R2和第一布线M1_I。第一金属层M1的线M1_R1、M1_R2和M1_I可以在第二方向D2上彼此平行延伸。

例如，第一电力线M1_R1和第二电力线M1_R2可以分别设置在单高度单元SHC的第三边界BD3和第四边界BD4上。第一电力线M1_R1可以沿第三边界BD3在第二方向D2上延伸。第二电力线M1_R2可以沿第四边界BD4在第二方向D2上延伸。

第一金属层M1的第一布线M1_I可以设置在第一电力线M1_R1和第二电力线M1_R2之间。第一金属层M1的第一布线M1_I可以沿第一方向D1以第二间距布置。第二间距可以小于第一间距。每条第一布线M1_I的线宽可以小于第一电力线M1_R1和第二电力线M1_R2中的每一条的线宽。

第一金属层M1还可以包括第一过孔VI1。第一过孔VI1可以对应地设置在第一金属层M1的线M1_R1、M1_R2和M1_I下方。第一过孔VI1可以将有源接触部AC1或AC2电连接到第一金属层M1的线M1_R1、M1_R2、M1_R3和M1_I之一。第一过孔VI1可以将栅极接触部GC电连接到第一金属层M1的线M1_R1、M1_R2和M1_I之一。

第一金属层M1的特定线及其下面的第一过孔VI1可以通过单独的工艺来形成。例如，第一金属层M1的特定线及其下面的第一过孔VI1可以均通过单镶嵌工艺来形成。根据一些实施例，可以采用亚20nm工艺来制造半导体器件。

第二金属层M2可以设置在第四层间介电层140中。第二金属层M2可以包括多条第二布线M2_I。第二金属层M2的第二布线M2_I可以均具有在第一方向D1上延伸的线形形状或条形形状。例如，第二布线M2_I可以在第一方向D1上彼此平行延伸。

第二金属层M2还可以包括对应地设置在第二布线M2_I下方的第二过孔VI2。第一金属层M1的特定线可以通过第二过孔VI2电连接到第二金属层M2的对应线。例如，第二金属层M2的布线及其下面的第二过孔VI2可以在双镶嵌工艺中同时形成。

第一金属层M1和第二金属层M2可以具有包括相同或不同导电材料的布线。例如，第一金属层M1和第二金属层M2的布线可以包括选自铝、铜、钨、钼、钌和钴中的至少一种金属材料。尽管未示出，但是其他金属层(例如，M3、M4、M5等)可以附加地堆叠在第四层间介电层140上。每个堆叠的金属层可以包括用于在单元之间进行路由的布线。

参考图5A至图5D、图6A和图6B，下面将详细描述第一源/漏图案SD1和第二源/漏图案SD2、第二栅电极GE2的外部电极PO4、栅极介电层GI、以及第一有源接触部AC1和第二有源接触部AC2。第一源/漏图案SD1可以在第三方向上具有第一高度HE1。第一高度HE1可以被定义为指示从第一源/漏图案SD1的底表面到第一源/漏图案SD1的顶表面的长度。第二源/漏图案SD2可以在第三方向上具有第二高度HE2。第二高度HE2可以被定义为指示从第二源/漏图案SD2的底表面到第二源/漏图案SD2的顶表面的长度。第一高度HE1可以小于第二高度HE2。第一高度HE1和第二高度HE2之间的差值可以与下面将讨论的第二栅电极GE2中包括的外部电极PO4的下部GDP在第三方向上的高度相同。

参考图6B，第二栅电极GE2的外部电极PO4可以包括下部GDP和在下部GDP上的上部GUP。下部GDP可以朝向第二源/漏图案SD2延伸。上部GUP可以与下部GDP竖直地重叠。例如，下部GDP可以在第二方向上具有第一宽度WD，并且上部GUP可以在第二方向上具有第二宽度WU。第一宽度WD可以大于第二宽度WU。另外，第一宽度WD可以大于第二栅电极GE2中包括的第一内部电极PO1、第二内部电极PO2和第三内部电极PO3中的每一个在第二方向上的宽度。外部电极PO4在其下部处的厚度可以与第一内部电极PO1、第二内部电极PO2和第三内部电极PO3中的每一个的厚度不同。外部电极PO4可以具有倒T形形状的截面。

返回参考图6B，栅极介电层GI可以包括与第一内部电极PO1、第二内部电极PO2和第三内部电极PO3相邻的内部栅极介电层IIL，并且还可以包括与外部电极PO4相邻的外部栅极介电层OIL。内部栅极介电层IIL可以设置在第一内部电极PO1、第二内部电极PO2和第三内部电极PO3上。例如，内部栅极介电层IIL可以围绕第一内部电极PO1、第二内部电极PO2和第三内部电极PO3。

外部栅极介电层OIL可以设置在第二栅电极GE2的外部电极PO4上。外部栅极介电层OIL可以设置在外部电极PO4的底表面和侧表面上，并且可以延伸到覆盖外部电极PO4的顶表面的栅极封盖图案(参见图5B的GP)。例如，外部栅极介电层OIL可以从外部电极PO4的下部GDP的底表面延伸到该下部GDP的侧表面，并进一步延伸到外部电极PO4的上部GUP的侧表面。与外部电极PO4的下部GDP相邻的外部栅极介电层OIL的侧表面可以与第二源/漏图案SD2直接接触。外部栅极介电层OIL和外部电极PO4可以一起具有倒T形形状的截面。

高k介电层HK可以介于内部栅极介电层IIL与第一内部电极PO1、第二内部电极PO2和第三内部电极PO3之间，并且还可以介于外部电极PO4与外部栅极介电层OIL之间。例如，高k介电层HK可以设置在第一内部电极PO1、第二内部电极PO2和第三内部电极PO3上，并且内部栅极介电层IIL可以设置在高k介电层HK上。高k介电层HK可以设置在外部电极PO4上，并且外部栅极介电层OIL可以设置在高k介电层HK上。高k介电层HK可以围绕第一内部电极PO1、第二内部电极PO2和第三内部电极PO3。高k介电层HK可以形成为具有均匀的厚度。

第一有源接触部AC1可以包括第一导电图案FM1和围绕第一导电图案FM1的第一阻挡图案BM1。第一有源接触部AC1可以与第一源/漏图案SD1竖直地重叠。第一有源接触部AC1可以电连接到第一源/漏图案SD1。例如，第一有源接触部AC1可以具有插入到第一源/漏图案SD1上的下部。第一有源接触部AC1的下部和第一源/漏图案SD1可以通过凹陷区域彼此接触。

硅化物层SC可以介于第一有源接触部AC1和第一源/漏图案SD1之间。硅化物层SC可以是金属-半导体化合物层。硅化物层SC可以减小第一有源接触部AC1和第一源/漏图案SD1之间的接触电阻。例如，第一有源接触部AC1可以通过硅化物层SC电连接到第一源/漏图案SD1。

参考图6A，第一源/漏图案SD1可以具有通过执行蚀刻工艺而形成的凹陷区域。第一有源接触部AC1可以通过凹陷区域插入到第一源/漏图案SD1中。插入的第一有源接触部AC1可以限定第一源/漏图案SD1的第一凹陷深度RSD1。例如，第一凹陷深度RSD1可以被定义为指示第一有源接触部AC1凹陷到第一源/漏图案SD1中的深度。第一凹陷深度RSD1可以被定义为指示从第一源/漏图案SD1的顶表面到第一有源接触部AC1的底表面的竖直长度。第一有源接触部AC1的底表面可以对应于第一阻挡图案BM1的底表面。第一阻挡图案BM1可以覆盖第一导电图案FM1的侧表面和底表面。第一阻挡图案BM1的底表面和侧表面的一部分可以与硅化物层SC接触。

参考图6B，第二有源接触部AC2可以包括第二导电图案FM2和围绕第二导电图案FM2的第二阻挡图案BM2。第二有源接触部AC2可以与第二源/漏图案SD2竖直地重叠。第二有源接触部AC2可以电连接到第二源/漏图案SD2。例如，第二有源接触部AC2可以具有插入到第二源/漏图案SD2中的下部。第二有源接触部AC2的下部和第二源/漏图案SD2可以通过凹陷区域彼此接触。

硅化物层SC可以介于第二有源接触部AC2和第二源/漏图案SD2之间。硅化物层SC可以是金属-半导体化合物层。硅化物层SC可以减小第二有源接触部AC2和第二源/漏图案SD2之间的接触电阻。例如，第二有源接触部AC2可以通过硅化物层SC电连接到第二源/漏图案SD2。

参考图6B，第二源/漏图案SD2可以具有通过执行蚀刻工艺而形成的凹陷区域。第二有源接触部AC2可以通过凹陷区域插入到第二源/漏图案SD2中。凹陷的第二有源接触部AC2可以限定第二源/漏图案SD2的第二凹陷深度RSD2。例如，第二凹陷深度RSD2可以被定义为指示第二有源接触部AC2插入到第二源/漏图案SD2中的深度。例如，第二凹陷深度RSD2可以被定义为指示从第二源/漏图案SD2的顶表面到第二有源接触部AC2的底表面的竖直长度。第二有源接触部AC2的底表面可以对应于第二阻挡图案BM2的底表面。第二阻挡图案BM2可以覆盖第二导电图案FM2的侧表面和底表面。第二阻挡图案BM2的底表面和侧表面的一部分可以与硅化物层SC接触。

参考图6A和图6B，第一凹陷深度RSD1可以大于第二凹陷深度RSD2。第一凹陷深度RSD1可以是第二凹陷深度RSD2的约1.2倍至约2.5倍。例如，第一凹陷深度RSD1可以是第二凹陷深度RSD2的约1.5倍至约2倍。更详细地，第一凹陷深度RSD1可以在约10.0nm至约12.0nm的范围内。第二凹陷深度RSD2可以在约5.0nm至约7.0nm的范围内。

随后描述的附加牺牲层(参见图7A的ASAL)可以用于将第一凹陷深度RSD1和第二凹陷深度RSD2调节到它们的目标值。例如，设置在NMOSFET区域上的第一源/漏图案SD1的第一凹陷深度RSD1可以被调节为大于设置在PMOSFET区域上的第二源/漏图案SD2的第二凹陷深度RSD2。另外，附加牺牲层ASAL可以使第二源/漏图案SD2具有比第一源/漏图案SD1的第一高度HE1大的第二高度HE2。例如，第二高度HE2和第一高度HE1之间的差值可以与附加牺牲层ASAL的厚度相同。

返回参考图5A至图5C，相对于衬底100的底部，第一有源接触部AC1的底表面可以低于第一沟道图案CH1中包括的第三半导体图案SP3的底表面。第一有源接触部AC1的底表面可以对应于第一阻挡图案BM1的底表面，并且因此，第一阻挡图案BM1的底表面可以低于第三半导体图案SP3的底表面。第一高度LV1可以被定义为指示第一沟道图案CH1中包括的第三半导体图案SP3的底表面在第三方向D3上的位置高度。第二高度LV2可以被定义为指示第一有源接触部AC1的底表面在第三方向D3上的位置高度。第二高度LV2可以低于第一高度LV1。例如，第二高度LV2可以在第三方向D3上比第一高度LV1低。

相对于衬底的底部，第二有源接触部AC2的底表面可以高于第二沟道图案CH2中包括的第三半导体图案SP3的顶表面。第二有源接触部AC2的底表面可以对应于第二阻挡图案BM2的底表面，并且因此，第二阻挡图案BM2的底表面可以高于第三半导体图案SP3的顶表面。另外，第二有源接触部AC2的底表面可以高于第三半导体图案SP3的顶表面，并且低于外部电极PO4的上部。例如，第二有源接触部AC2的底表面可以位于外部电极PO4的下部GDP之间的高度处。

第三高度LV3可以被定义为指示第二沟道图案CH2中包括的第三半导体图案SP3的底表面在第三方向D3上的位置高度。第三高度LV3可以与图5A的第一高度LV1相同。第四高度LV4可以被定义为指示第二有源接触部AC2的底表面在第三方向D3上的位置高度。第四高度LV4可以高于第三高度LV3。例如，第四高度LV4可以在第三方向D3上比第三高度LV3高。第五高度LV5可以被定义为指示第二沟道图案CH2中包括的第三半导体图案SP3的顶表面在第三方向D3上的位置高度。第四高度LV4可以在第三方向D3上比第五高度LV5高。

返回参考图5C，第二高度LV2可以低于第四高度LV4。在该构造中，第一有源接触部AC1的底表面可以低于第二有源接触部AC2的底表面。例如，第一有源接触部AC1的第一阻挡图案BM1的底表面可以低于第二有源接触部AC2的第二阻挡图案BM2的底表面。第一阻挡图案BM1的底表面的位置和第二阻挡图案BM2的底表面的位置的这种差异可能是由图6A的第一凹陷深度RSD1大于图6B的第二凹陷深度RSD2这一事实引起的。

图7A至图15D示出了显示根据一些实施例的制造半导体器件的方法的截面图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A和图15A示出了沿图4的线A-A’截取的截面图。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B和图15B示出了沿图4的线B-B’截取的截面图。图11C、图12C、图13C、图14C和图15C示出了沿图4的线C-C’截取的截面图。图7C、图8C、图9C、图10C、图13D、图14D和图15D示出了沿图4的线D-D’截取的截面图。

参考图7A至图7C，衬底100可以被设置为包括第一有源区AR1和第二有源区AR2。可以在衬底100上交替地堆叠有源层ACL和牺牲层SAL。有源层ACL可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的一种，并且牺牲层SAL可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的另一种。附加牺牲层ASAL可以被定义为指示交替堆叠的牺牲层SAL中的最上牺牲层SAL。附加牺牲层ASAL可以包括硅(Si)、锗(Ge)和硅-锗(SiGe)中的另一种。

牺牲层SAL和附加牺牲层ASAL可以包括相对于有源层ACL具有蚀刻选择性的材料。例如，有源层ACL可以包括硅(Si)，并且牺牲层SAL和附加牺牲层ASAL可以包括硅锗(SiGe)。牺牲层SAL和附加牺牲层ASAL中的每一个可以具有约10at％至约30at％的锗浓度。

可以在衬底100的第一有源区AR1和第二有源区AR2中的每一个上形成掩模图案。掩模图案可以具有在第二方向D2上延伸的线形形状或条形形状。

可以执行图案化工艺，其中掩模图案用作蚀刻掩模，以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR。可以在第一有源区AR1上形成第一有源图案AP1。可以在第二有源区AR2上形成第二有源图案AP2。

可以在第一有源图案AP1和第二有源图案AP2中的每一个上形成堆叠图案STP。堆叠图案STP可以包括交替堆叠的有源层ACL和牺牲层SAL。附加牺牲层ASAL可以置于堆叠图案STP的顶部。在图案化工艺期间，堆叠图案STP可以与第一有源图案AP1和第二有源图案AP2一起形成。

可以形成器件隔离层ST以填充沟槽TR。例如，可以在衬底100的整个表面上形成介电层，以覆盖堆叠图案STP、以及第一有源图案AP1和第二有源图案AP2。介电层可以凹陷，直至暴露堆叠图案STP为止，并且因此，可以形成器件隔离层ST。

器件隔离层ST可以包括介电材料(例如，氧化硅层)。堆叠图案STP可以从器件隔离层ST向上暴露。例如，堆叠图案STP可以从器件隔离层ST竖直地向上突出。

参考图8A至图8C，可以在堆叠图案STP和器件隔离层ST上形成牺牲氧化物层SOX。可以通过执行使用氧自由基或氢自由基的自由基氧化工艺来形成牺牲氧化物层SOX。例如，牺牲氧化物层SOX可以是覆盖器件隔离层ST并且还覆盖堆叠图案STP的顶表面和相对侧表面的介电层。牺牲氧化物层SOX可以均匀地形成在器件隔离层ST和堆叠图案STP上。

可以在第二有源区AR2上形成软掩模图案SMK。软掩模图案SMK可以具有在第二方向D2上延伸的线形形状或条形形状。

可以执行图案化工艺，其中软掩模图案SMK用作蚀刻掩模，以图案化形成在第一有源区AR1上的牺牲氧化物层SOX。例如，可以蚀刻器件隔离层ST上的牺牲氧化物层SOX，以暴露器件隔离层ST。另外，可以通过蚀刻在第一有源区AR1上的堆叠图案STP的顶表面上的牺牲氧化物层SOX来形成曝光区域EBO。例如，曝光区域EBO可以暴露堆叠图案STP的顶表面。牺牲氧化物层SOX可以保留在堆叠图案STP的相对侧表面上。

参考图9A至图9C，可以在第一有源图案AP1上形成第一堆叠图案STP1，并且可以在第二有源图案AP2上形成第二堆叠图案STP2。可以执行灰化工艺或剥离工艺，以去除第二有源区AR2上的牺牲氧化物层SOX和软掩模图案SMK。可以使用等离子体来执行灰化工艺。可以使用湿法化学过程来执行剥离工艺。

第一堆叠图案STP1可以包括交替堆叠的有源层ACL和牺牲层SAL。当执行灰化工艺或剥离工艺时，可以通过曝光区域EBO来去除第一堆叠图案STP1的附加牺牲层ASAL。例如，有源层ACL可以设置在第一堆叠图案STP1的顶部处。

第二堆叠图案STP2可以包括交替堆叠的有源层ACL和牺牲层SAL。附加牺牲层ASAL可以设置在第二堆叠图案STP2的顶部处。因为第二堆叠图案STP2上不存在曝光区域，所以附加牺牲层ASAL可以保留在第二堆叠图案STP2上。

参考图10A至图10C，可以在衬底100上形成横跨第一堆叠图案STP1和第二堆叠图案STP2的牺牲图案PP。每个牺牲图案PP可以形成为具有在第一方向D1上延伸的线形形状或条形形状。可以沿第二方向D2以第一间距来布置牺牲图案PP。

例如，牺牲图案PP的形成可以包括以下步骤：在衬底100的整个表面上形成牺牲层，在牺牲层上形成硬掩模图案MP，以及使用硬掩模图案MP作为蚀刻掩模来图案化牺牲层。牺牲层可以包括多晶硅。

可以在每个牺牲图案PP的相对侧壁上形成一对栅极间隔物GS。栅极间隔物GS的形成可以包括：在衬底100的整个表面上共形地形成栅极间隔物层，并对该栅极间隔物层进行各向异性地刻蚀。在实施例中，栅极间隔物GS可以是包括至少两层的多层。

参考图11A至图11C，可以在第一有源图案AP1上的第一堆叠图案STP1中形成第一凹陷RS1。可以在第二有源图案AP2上的第二堆叠图案STP2中形成第二凹陷RS2。在第一凹陷RS1和第二凹陷RS2的形成期间，器件隔离层ST可以在第一有源图案AP1和第二有源图案AP2中的每一个的相对侧上进一步凹陷(例如，参见图11C)。

例如，硬掩模图案MP和栅极间隔物GS可以用作蚀刻掩模，以蚀刻第一有源图案AP1上的第一堆叠图案STP1，这可以导致第一凹陷RS1的形成。可以在一对牺牲图案PP之间形成第一凹陷RS1。

有源层ACL可以形成为依次堆叠在相邻的第一凹陷RS1之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。可以通过在相邻的第一凹陷RS1之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3来构成第一沟道图案CH1。

可以在相邻的牺牲图案PP之间形成第一凹陷RS1。第一凹陷RS1在第二方向D2上的宽度可以随着距衬底100的距离减小而减小。

第一凹陷RS1可以暴露牺牲层SAL。可以对暴露的牺牲层SAL执行选择性蚀刻工艺。蚀刻工艺可以包括选择性地蚀刻硅-锗的湿法蚀刻工艺。在蚀刻工艺中，每个牺牲层SAL可以凹陷以形成缩进区域IDR。缩进区域IDR可以允许牺牲层SAL具有凹形侧壁。可以在第一凹陷RS1中形成填充缩进区域IDR的介电层。由第一凹陷RS1暴露的牺牲层SAL、以及第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以变成用于介电层的籽晶层。该介电层可以是生长在牺牲层SAL、以及第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中包括的晶体半导体上的晶体介电层。

可以形成内部间隔物ISP，以填充缩进区域IDR。例如，内部间隔物ISP的形成可以包括：湿法蚀刻外延介电层，直至暴露第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3的侧壁为止。因此，外延介电层可以仅保留在缩进区域IDR中，从而构成内部间隔物ISP。

返回参考图11A至图11C，可以通过与用于形成第一凹陷RS1的方法类似的方法来形成在第二有源图案AP2上的第二堆叠图案STP2中的第二凹陷RS2。由第二凹陷RS2暴露的牺牲层SAL和附加牺牲层ASAL可以经历选择性蚀刻工艺，以在第二有源图案AP2上形成缩进区域IDE。缩进区域IDE可以使第二凹陷RS2具有波形内侧壁。可以不在第二有源图案AP2上的缩进区域IDE中形成内部间隔物ISP。可以由在相邻的第二凹陷RS2之间的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3来构成第二沟道图案CH2。

参考图12A至图12C，可以在第一凹陷RS1中对应地形成第一源/漏图案SD1。例如，可以执行将第一凹陷RS1的内侧壁用作籽晶层的选择性外延生长(SEG)工艺，以形成填充第一凹陷RS1的外延层。可以从籽晶、或由第一凹陷RS1暴露的衬底100以及第一半导体图案SP1、第二半导体图案SP1和第三半导体图案SP3生长外延层。例如，SEG工艺可以包括化学气相沉积(CVD)或分子束外延(MBE)。

在实施例中，第一源/漏图案SD1可以包括与衬底100相同的半导体元素(例如，Si)。当形成第一源/漏图案SD1时，可以原位注入杂质(例如，磷、砷或锑)，以允许第一源/漏图案SD1具有n型。在一些实施方式中，在形成第一源/漏图案SD1之后，可以将杂质掺杂到第一源/漏图案SD1中。

可以在第二凹陷RS2中对应地形成第二源/漏图案SD2。例如，可以执行选择性外延生长(SEG)工艺，使得第二凹陷RS2的内侧壁用作籽晶，以形成第二源/漏图案SD2。

在实施例中，第二源/漏图案SD2可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，SiGe)。当形成第二源/漏图案SD2时，可以原位注入杂质(例如，硼、镓或铟)，以允许第二源/漏图案SD2具有p型。备选地，在形成第二源/漏图案SD2之后，可以将杂质注入到第二源/漏图案SD2中。

返回参考图12C，第一源/漏图案SD1可以在第三方向D3上具有第一高度HE1。第一高度HE1可以被定义为指示从第一源/漏图案SD1的底表面到第一源/漏图案SD1的顶表面的长度。第二源/漏图案SD2可以在第三方向D3上具有第二高度HE2。第二高度HE2可以被定义为指示从第二源/漏图案SD2的底表面到第二源/漏图案SD2的顶表面的长度。第一高度HE1可以小于第二高度HE2。第一高度HE1和第二高度HE2之间的差值可以与附加牺牲层ASAL的厚度相同。另外，第一高度HE1和第二高度HE2之间的差值可以与第二栅电极(参见图5B的GE2)中包括的外部电极(参见图5B的PO4)的下部(参见图5B的GDP)在第三方向D3上的高度相同。

参考图13A至图13D，可以形成第一层间介电层110，以覆盖第一源/漏图案SD1和第二源/漏图案SD2、硬掩模图案MP、以及栅极间隔物GS。例如，第一层间介电层110可以包括氧化硅层。

可以平坦化第一层间介电层110，直至暴露牺牲图案PP的顶表面为止。可以采用回蚀工艺或化学机械抛光(CMP)工艺来平坦化第一层间介电层110。硬掩模图案MP可以在平坦化工艺期间被全部去除。结果，第一层间介电层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔物GS的顶表面共面。

可以选择性地去除暴露的牺牲图案PP。牺牲图案PP的去除可以形成暴露第一沟道图案CH1和第二沟道图案CH2的外部区域ORG(参见图13D)。牺牲图案PP的去除可以包括：使用选择性蚀刻多晶硅的蚀刻剂执行湿法蚀刻工艺。

可以选择性地去除通过外部区域ORG暴露的牺牲层SAL和附加牺牲层ASAL，以形成内部区域IRG(参见图13D)。例如，可以执行选择性地蚀刻牺牲层SAL和附加牺牲层ASAL的蚀刻工艺，使得仅去除牺牲层SAL和附加牺牲层ASAL，同时留下第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。该蚀刻工艺可以相对于具有相对高的锗浓度的硅-锗具有高蚀刻速率。例如，蚀刻工艺可以相对于锗浓度大于约10at％的硅-锗具有高蚀刻速率。

蚀刻工艺可以去除在第一有源区AR1和第二有源区AR2上的牺牲层SAL和附加牺牲层ASAL。该蚀刻工艺可以是湿法蚀刻工艺。用于蚀刻工艺的蚀刻材料可以迅速地蚀刻锗浓度均相对较高的牺牲层SAL和附加牺牲层ASAL。

返回参考图13D，由于可以相对地去除牺牲层SAL和附加牺牲层ASAL，使得可以在第一有源图案AP1和第二有源图案AP2中的每一个上仅保留第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。牺牲层SAL和附加牺牲层ASAL的去除可以形成第一内部区域IRG1、第二内部区域IRG2和第三内部区域IRG3。

例如，可以在有源图案AP1或AP2与第一半导体图案SP1之间形成第一内部区域IRG1，可以在第一半导体图案SP1与第二半导体图案SP2之间形成第二内部区域IRG2，并且可以在第二半导体图案SP2与第三半导体图案SP3之间形成第三内部区域IRG3。

返回参考图13A至图13D，可以在暴露的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3上形成栅极介电层GI。可以形成栅极介电层GI，以围绕第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一个。可以在第一内部区域IRG1、第二内部区域IRG2和第三内部区域IRG3中的每一个中形成栅极介电层GI。可以在外部区域ORG中形成栅极介电层GI。形成在外部区域ORG中的栅极介电层GI可以具有倒T形形状。例如，栅极介电层GI可以从外部区域ORG的底表面延伸到栅极间隔物GS和第二源/漏图案SD2的侧表面。

参考图14A至图14D，可以在第一有源图案AP1上的栅极介电层GI上形成第一栅电极GE1。例如，可以在高k介电层(参见图6A的HK)上形成第一栅电极GE1。可以在栅极介电层GI上形成高k介电层，并且可以在高k介电层上形成第一栅电极GE1。第一栅电极GE1可以包括分别形成在第一内部区域IRG1、第二内部区域IRG2和第三内部区域IRG3中的第一内部电极PO1、第二内部电极PO2和第三内部电极PO3，并且还可以包括形成在外部区域ORG中的外部电极PO4。第一栅电极GE1可以凹陷，以具有减小的高度。可以在凹陷的第一栅电极GE1上形成栅极封盖图案GP。

可以在第二有源图案AP2上的栅极介电层GI上形成第二栅电极GE2。例如，可以在高k介电层(参见图6B的HK)上形成第二栅电极GE2。可以在栅极介电层GI上形成高k介电层，并且可以在高k介电层上形成第二栅电极GE2。可以在外部栅极介电层OIL和内部栅极介电层IIL上形成第二栅电极GE2。第二栅电极GE2可以包括分别形成在第一内部区域IRG1、第二内部区域IRG2和第三内部区域IRG3中的第一内部电极PO1、第二内部电极PO2和第三内部电极PO3，并且还可以包括形成在外部区域ORG中的外部电极PO4。外部电极PO4可以具有倒T形形状。外部电极PO4和外部栅极介电层OIL可以一起具有倒T形形状。

参考图15A至图15D，可以在第一层间介电层110上形成第二层间介电层120。第二层间介电层120可以包括氧化硅层。可以形成第一凹陷区域AC1_RS和第二凹陷区域AC2_RS，以穿透第二层间介电层120和第一层间介电层110。可以通过执行干法蚀刻工艺来形成第一凹陷区域AC1_RS和第二凹陷区域AC2_RS。

第一凹陷区域AC1_RS可以穿透第一层间介电层110和第二层间介电层120，以延伸到第一源/漏图案SD1的上部。例如，第一凹陷区域AC1_RS可以形成为插入到第一源/漏图案SD1中。第一凹陷区域AC1_RS的底表面可以比第三半导体图案SP3的底表面低。第一凹陷区域AC1_RS的底表面在第三方向D3上的位置高度LV2可以与图5A的第二高度LV2相同。第三半导体图案SP3的底表面在第三方向D3上的位置高度LV1可以与图5A的第一高度LV1相同。

第二凹陷区域AC2_RS可以穿透第一层间介电层110和第二层间介电层120，以延伸到第二源/漏图案SD2的上部。例如，第二凹陷区域AC2_RS可以形成为插入到第二源/漏图案SD2中。第二凹陷区域AC2_RS的底表面可以比第三半导体图案SP3的底表面高。第二凹陷区域AC2_RS的底表面可以比第三半导体图案SP3的顶表面高。第二凹陷区域AC2_RS的底表面在第三方向D3上的位置高度LV4可以与图5B的第四高度LV4相同。第三半导体图案SP3的底表面在第三方向D3上的位置高度LV3可以与图5B的第三高度LV3相同。第三半导体图案SP3的顶表面在第三方向D3上的位置高度LV5可以与图5B的第五高度LV5相同。

返回参考图15C，第一凹陷区域AC1_RS的底表面的位置高度LV2可以低于第二凹陷区域AC2_RS的底表面的位置高度LV4。这可能是由于在之前的工艺中附加牺牲层ASAL保留在第二有源区AR2上这一事实，并且因此，NMOSFET区域上的蚀刻量大于PMOSFET区域上的蚀刻量。

因为附加牺牲层ASAL形成在第二有源图案AP2上，并且因为第二源/漏图案SD2具有比第一源/漏图案SD1的高度更高的高度，所以在NMOSFET区域上的第一源/漏图案SD1的蚀刻量可以大于在PMOSFET区域上的第二源/漏图案SD2的蚀刻量。当基于位置来调节蚀刻量时，可以控制第一源/漏图案SD1和第二源/漏图案SD2的电阻值。另外，PMOSFET区域上的第二源/漏图案SD2可以调节电阻值，同时保持施加到第二沟道图案CH2的压应力。

返回参考图5A至图5D，可以形成第一有源接触部AC1和第二有源接触部AC2，以穿透第二层间介电层120和第一层间介电层110，从而与第一源/漏图案SD1和第二源/漏图案SD2电连接。可以形成栅极接触部GC，以穿透第二层间介电层120和栅极封盖图案GP，从而与栅电极GE1或GE2电连接。

第一有源接触部AC1和第二有源接触部AC2以及栅极接触部GC的形成可以包括：形成阻挡图案BM1、BM2和BM，并且在阻挡图案BM1、BM2和BM上形成导电图案FM1、FM2和FM。阻挡图案BM1、BM2和BM可以共形地形成，并且可以包括金属层和金属氮化物层。导电图案FM1、FM2和FM可以包括电阻低的金属。

可以在单高度单元SHC的第一边界BD1和第二边界BD2上对应地形成分离结构DB。分离结构DB可以从第二层间介电层120通过栅电极GE1或GE2延伸到有源图案AP1或AP2中。分离结构DB可以包括介电材料(例如，氧化硅层或氮化硅层)。

可以在栅极接触部GC以及第一有源接触部AC1和第二有源接触部AC2上形成第三层间介电层130。可以在第三层间介电层130中形成第一金属层M1。可以在第三层间介电层130上形成第四层间介电层140。可以在第四层间介电层140中形成第二金属层M2。

在根据实施例的三维场效应晶体管中，可以基于NMOSFET/PMOSFET区域来调节源/漏图案的蚀刻量，并且因此，可以控制源/漏图案的电阻值。另外，PMOSFET区域上的源/漏图案可以调节电阻值，同时保持施加到沟道图案的压应力。本实施例可以调节源/漏图案的蚀刻量，以提高半导体器件的可靠性和电特性。

通过总结和回顾，实施例提供了一种具有增加的可靠性和改善的电特性的半导体器件。

本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅用于且应被解释为一般的描述性意义，而不是为了限制的目的。在一些情况下，如提交本申请的本领域普通技术人员应认识到，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的前提下，可以进行形式和细节上的各种改变。