记忆体装置、记忆体系统及制造记忆体装置的方法

技术领域

本案是关于一种记忆体装置，特别是一种具有介电鳍片结构的记忆体装置。

背景技术

集成电路(IC)有时包括一次可程序化(OTP)记忆体，以提供非挥发性记忆体(NVM)，在上述非挥发性记忆体中当集成电路断电时数据不会丢失。一种类型的一次可程序化装置包括抗熔丝记忆体。抗熔丝记忆体包括多个抗熔丝记忆体单元(或位元单元)，上述多个抗熔丝记忆体单元的端点在编程之前断开连接，并且在编程之后短路(例如，连接)。抗熔丝记忆体可基于金属氧化物半导体(MOS)技术。例如，抗熔丝记忆体单元可包括串联耦接的编程金属氧化物半导体晶体管(或金属氧化物半导体电容器)以及至少一个读取金属氧化物半导体晶体管。编程金属氧化物半导体晶体管的栅极介电质可以被分解，以使编程金属氧化物半导体晶体管的栅极与源极/漏极互连。取决于编程金属氧化物半导体晶体管的栅极介电质是否被分解，可以由抗熔丝记忆体单元通过读取流经编程金属氧化物半导体晶体管与读取金属氧化物半导体晶体管的合成电流来呈现不同的数据位元。抗熔丝记忆体具有逆向工程化检验的有利特征，因为抗熔丝单元的编程状态不能经由逆向工程化来检测。

发明内容

本案的一态样是一种记忆体装置。记忆体装置包括记忆体单元，上述记忆体单元随机呈现第一逻辑状态或第二逻辑状态。记忆体单元包括多个第一纳米结构、多个第二纳米结构、介电鳍片结构、第一栅极结构以及第二栅极结构。第一纳米结构沿着第一横向方向延伸。第二纳米结构沿着第一横向方向延伸。介电鳍片结构设置在第一纳米结构与第二纳米结构之间。面向或背离第二横向方向的第一纳米结构中的每一者的第一侧壁与介电鳍片结构接触，并且面向或背离第二横向方向的第二纳米结构中的每一者的第二侧壁与介电鳍片结构接触，上述第二横向方向垂直于第一横向方向。第一栅极结构环绕除第一侧壁之外的第一纳米结构中的每一者。第二栅极结构环绕除第二侧壁之外的第二纳米结构中的每一者。

本案的另一态样是一种记忆体系统。记忆体系统包括记忆体阵列以及认证电路。记忆体阵列包括多个记忆体单元。记忆体单元中的每一者包括第一编程晶体管、第二编程晶体管、串联耦接到第一编程晶体管的第一读取晶体管以及串联耦接到第二编程晶体管的第二读取晶体管。认证电路可操作地耦接到记忆体阵列。认证电路用以基于记忆体单元的逻辑状态生成相应的物理不可复制函数签名。每个记忆体单元的逻辑状态是基于对应的第一编程晶体管或第二编程晶体管的先前分解来检测的逻辑状态。

本案的又一态样是一种制造记忆体装置的方法，包括形成多个第一纳米结构、多个第二纳米结构、多个第三纳米结构以及多个第四纳米结构，其中第一纳米结构中的每一者、第二纳米结构中的每一者、第三纳米结构中的每一者以及第四纳米结构中的每一者沿着第一横向方向延伸；利用介电鳍片结构分离多个第一纳米结构及多个第二纳米结构，以及利用介电鳍片结构分离多个第三纳米结构与多个第四纳米结构，其中介电质结构沿着第一横向方向延伸；形成第一栅极结构，第一栅极结构环绕除了与介电鳍片结构接触的侧壁之外的每个第一纳米结构；形成第二栅极结构，第二栅极结构环绕除了与介电鳍片结构接触的侧壁之外的每个第二纳米结构；形成第三栅极结构，第三栅极结构环绕除了与介电鳍片结构接触的侧壁之外的每个第三纳米结构；形成第四栅极结构，第四栅极结构环绕除了与介电鳍片结构接触的侧壁之外的每个第四纳米结构。上述第一至第四栅极结构皆沿着垂直于第一横向方向的第二横向方向延伸。上述方法包括形成第一互连结构，第一互连结构耦接到第一栅极结构；形成第二互连结构，第二互连结构耦接到第二栅极结构；形成第三互连结构，第三互连结构耦接到第三栅极结构及第四栅极结构。

附图说明

以下详细描述结合附图阅读时，可以最好地理解本案一实施例的各方面。注意，根据行业中的标准实践，各种特征并未按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可以任意扩大或缩小。

图1A绘示根据一些实施例的示例性记忆体系统的方块图；

图1B绘示根据一些实施例的图1A的记忆体系统的记忆体阵列的端部的示例性电路图；

图2A绘示根据一些实施例的图1A至图1B的记忆体阵列的记忆体单元的示例性电路图；

图2B绘示根据一些实施例的图1A至图1B的记忆体阵列的记忆体单元的另一示例性电路图；

图2C绘示根据一些实施例的图1A至图1B的记忆体阵列的记忆体单元的又一示例性电路图；

图3绘示根据一些实施例操作图1A的记忆体系统的示例性方法的流程图；

图4A绘示根据一些实施例制造图1A至图1B的记忆体单元的示例性布局；

图4B绘示根据一些实施例制造图1A至图1B的记忆体单元的另一示例性布局；

图5A、图5B及第5C绘示根据一些实施例基于图4A的布局形成的记忆体装置的各种剖面图；

图6绘示根据一些实施例的制造图5A至图5C的记忆体装置的方法的流程图。

【符号说明】

100:记忆体系统

102:记忆体阵列

103:记忆体单元

103A:记忆体单元

103B:记忆体单元

103C:记忆体单元

103D:记忆体单元

104:行解码器

106:列解码器

108:输入/输出电路

110:认证电路

112:控制逻辑电路

120A:编程晶体管

120AD:漏极端

120AG:栅极端

120AS:源极端

120B:编程晶体管

120C:编程晶体管

120D:编程晶体管

122A:编程晶体管

122AD:漏极端

122AG:栅极端

122AS:源极端

122B:编程晶体管

122C:编程晶体管

122D:编程晶体管

124A:读取晶体管

124AD:漏极端

124AG:栅极端

124AS:源极端

124B:读取晶体管

124C:读取晶体管

124D:读取晶体管

126A:读取晶体管

126AD:漏极端

126AG:栅极端

126AS:源极端

126B:读取晶体管

126C:读取晶体管

126D:读取晶体管

128A:读取晶体管

128AD:漏极端

128AG:栅极端

128AS:源极端

130A:读取晶体管

130AD:漏极端

130AG:栅极端

130AS:源极端

150:电阻器

155:电阻器

300:方法

302,304,306,308,310:操作

312,314,316,318,320:操作

400:布局

402:图案,主动区

402A:部分

402B:部分

402C:单件

404:图案,介电鳍片结构

406:图案,栅极结构

406A:部分

406B:部分

408:图案,栅极结构

450:布局

452:图案,主动区

452A:部分

452B:部分

454:图案,介电鳍片结构

456:图案,栅极结构

456A:部分

456B:部分

458:图案,栅极结构

458A:部分

458B:部分

500:记忆体装置

501:基板

502A:纳米结构组

502B:纳米结构组

502C:纳米结构组

503:隔离区

504:介电鳍片结构

506A:栅极结构

506B:栅极结构

508:栅极结构

552:磊晶结构

554:磊晶结构

556:磊晶结构

558:磊晶结构

600:方法

602:操作

604:操作

606:操作

608:操作

610:操作

612:操作

614:操作

616:操作

C

R

WLP

WLR

BL1,BL2:位元线

具体实施方式

以下内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述组件、材料、值、步骤、操作、材料、布置等的特定实例用以简化本案的一实施例。当然，该些仅为实例，并不旨在进行限制。可以预期其他组件、值、操作、材料、布置等。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一及第二特征直接接触形成的实施例，并且亦可包括其中在第一与第二特征之间形成附加特征的实施例，以使得第一及第二特征可以不直接接触。此外，本案的一实施例可以在各个实例中重复元件符号及/或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下”、“下方”、“在...上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的方位之外，空间相对术语意在涵盖装置在使用或操作中的不同方位。装置可以其他方式定向(旋转90度或以其他方位)，并且在此使用的空间相对描述语亦可被相应地解释。

物理不可复制函数(physically unclonable function,PUF)通常用于认证及密钥储存而不需要安全的电可抹除可程序化只读记忆体(electrically erasableprogrammable read-only memory,EEPROM)及/或其他昂贵的硬件(例如，带后备电池的静态随机存取记忆体)。物理不可复制函数不是将秘密储存在数字记忆体中，而是从集成电路的物理特征导出秘密。物理不可复制函数是基于以下想法：即使使用相同的制程来制造多个集成电路，由于制造可变性，每个集成电路亦可能彼此略有不同。物理不可复制函数利用此种可变性来导出每个集成电路所独有的“秘密”信息(例如，硅生物特征)。通常，此种秘密信息被称为集成电路的“物理不可复制函数签名”。此外，由于界定物理不可复制函数签名的制造可变性，即使完全了解集成电路的设计，也无法制造两个相同的集成电路。集成电路的各类型的可变性可用于界定此类签名，例如：栅极延迟、记忆体装置的上电状态，及/或集成电路的各种物理特征中的任何一种物理特征。

本案的实施例提供了各种系统及方法来为/从包括多个记忆体单元的记忆体装置至少生成物理不可复制函数签名的位元(有时称为物理不可复制函数位元)。记忆体单元中的每一者被实施为抗熔丝单元，上述抗熔丝单元包括一对编程晶体管及至少一对读取晶体管。根据各种实施例，即使这对编程晶体管以相同的尺寸及相同的材料形成同时具有相同编成电压的准位，编程晶体管中的一个编程晶体管可先于另一个编程晶体管被编程电压分解。一旦编程晶体管中的一者被分解，则编程过程可停止。换言之，这两个编程晶体管中的一个编程晶体管可以随机(并优先)编程。根据编程晶体管中的哪个编程晶体管首先被分解，本案所揭示的系统(其可以与记忆体装置整合)可以为/从记忆体装置产生一个物理不可复制函数位元。在所有记忆体单元上应用相同的原理，所揭示的系统可以从此类记忆体装置生成唯一物理不可复制函数签名。

此外，本案提供了以高密度制造此类记忆体装置以产生足够数量的物理不可复制函数位元的方法的各种实施例，这有利地避免了记忆体装置被篡改或以其他方式被非法存取。例如，每个单元中的这对编程晶体管基于环绕式栅极(GAA)晶体管的配置形成。编程晶体管中的每个编程晶体管可以具有由多个纳米结构(例如，纳米片、纳米桥、纳米线等)构成的通道以及至少部分环绕每个纳米结构的栅极结构。根据各种实施例，编程晶体管的相应栅极结构以介电鳍片结构彼此(例如，实体地及电性地)隔离。通过利用介电鳍片结构将编程晶体管的栅极结构(及通道)彼此隔离，以更紧密的间距制造用于随机被分解(从而产生物理不可复制函数位元)的这两个编程晶体管。习知地，晶体管的通道通常形成在相应不同的主动区中，考虑到各种设计规则限制，这些主动区需要以最小间隙分开。如此，使用习知技术制造的抗熔丝记忆体单元以比所揭示的抗熔丝记忆体单元占据明显更多的实体空间，这使得将现存的抗熔丝记忆体单元整合到随着先进技术不断发展的集成电路中变得具有挑战性。

图1A绘示根据各种实施例的记忆体系统100。在图1A所示的实施例中，记忆体系统100包括记忆体阵列102、行解码器104、列解码器106、输入/输出(输入/输出)电路108、认证电路110及控制逻辑电路112。尽管没有在图1A中示出，但是记忆体系统100的所有元件可以彼此耦接并且耦接至控制逻辑电路112。尽管在图1A所示的实施例中，出于清楚说明的目的，每个元件以单独的区块示出，但是在一些其他实施例中，图1A中所示的一些或所有元件可能整合在一起。例如，记忆体阵列102可包括嵌入式认证电路(例如，认证电路110)。

记忆体阵列102是储存数据的硬件元件。在一态样中，记忆体阵列102实施为半导体记忆体装置。记忆体阵列102包括多个记忆体单元(或储存单元)103。记忆体阵列102包括多个行R

在一些实施例中，每个记忆体单元103被实施为抗熔丝记忆体单元，上述抗熔丝记忆体单元包括第一编程晶体管、第二编程晶体管、第一读取晶体管以及第二读取晶体管。第一编程与读取晶体管串联耦接，并且第二编程与读取晶体管串联耦接。(第一及第二)读取晶体管可以同时或分别导通/关断，以致能/禁用对相应(第一及第二)编程晶体管的存取(例如，编程、读取)。例如，在被致能时，这两个编程晶体管可以同时被编程(例如，通过施加相同的编程电压)。随机地，编程晶体管中的一个编程晶体管可以比另一个编程晶体管更快地被分解，因此，可以根据两个编程晶体管中的哪一个编程晶体管已经被分解来确定记忆体单元的逻辑状态。此类随机检测记忆体单元的逻辑状态可以构成物理不可复制函数签名的基础。关于记忆体单元103的配置与操作以及其生成物理不可复制函数签名的应用的详细描述将在下文讨论并参照图2A至图3。

行解码器104是可以接收记忆体阵列102的行地址并使上述行地址处的导电结构(例如，字元线)生效的硬件元件。列解码器106是可以接收记忆体阵列102的列地址并使上述行地址处的一或多个导电结构(例如，一对源极线)生效的硬件元件。输入/输出电路108是硬件元件，上述硬件元件能够存取(例如，读取、编程)通过行解码器104与列解码器106生效的每个记忆体单元103。认证电路110是能够基于由输入/输出电路108读取的记忆体单元的相应逻辑状态生成物理不可复制函数签名的硬件元件。控制逻辑电路112是可以控制经耦接元件(例如，102至110)的硬件元件。关于记忆体系统100的配置与操作的详细描述于下文提供并参照图2A至图3。

图1B绘示根据一些实施例的记忆体装置100的端部(例如，记忆体单元103中的一些记忆体单元)的示例性电路图。在图1B所示的示例中，示出记忆体阵列102的抗熔丝记忆体单元103A、103B、103C以及103D。尽管示出四个抗熔丝记忆体单元103A至103D，但是应当理解，记忆体阵列102可以具有任意数量的抗熔丝记忆体单元，同时仍在本案的范畴内。

如上所述，记忆体单元103可以布置成阵列。在图1B中，记忆体单元103A及103B可以设置于同一行，但是分别设置在不同的列中；并且记忆体单元103C及103D可以设置于同一行但是分别设置在不同的列中。例如，记忆体单元103A及103B设置在行R

举例而言，在图1B中，记忆体单元103A可操作地耦接至行R

在一些实施例中，记忆体单元103A至103D中的每一者可以通过相应的读取字元线WLR、编程字元线WLP及位元线BL可操作地耦接至输入/输出电路108以便被存取(例如，编程、读取)。例如，输入/输出电路108可以使行解码器104将编程字元线WLP

记忆体单元103A至103D中的每一者包括多个编程晶体管及多个读取晶体管，其中每个编程晶体管串联耦接至读取晶体管中的对应一者。此外，根据各种实施例，编程晶体管中的至少两个编程晶体管被分别选通，同时读取晶体管可以被共同选通或可以不被共同选通。在图1B所绘的示例中，沿同一行设置的读取晶体管通常被选通。在以下讨论中，记忆体单元103A经选择作为代表性示例。

如图1B所示，记忆体单元103A包括编程晶体管120A及122A，以及读取晶体管124A及126A。编程晶体管120A串联耦接至读取晶体管124A；并且编程晶体管122A串联耦接至读取晶体管126A。编程晶体管120A及122A中的每一者的一个源极/漏极端是浮动的(即不连接至任何其他功能特征)；并且编程晶体管120A及122A中的每一者的另一个源极/漏极端串联耦接到对应的读取晶体管124A/126A的一个源极/漏极端，其中读取晶体管124A及126A的另一个源极/漏极端共同耦接到位元线BL

具体而言，编程晶体管120A由编程字元线WLP

根据本案的各种实施例，编程晶体管120A及122A的栅极端(形成为如下所述的栅极结构)可以通过形成插置在栅极结构之间的介电鳍片结构而彼此隔离。此种介电鳍片结构可以隔离编程晶体管120A及122A的通道结构，从而使得除了侧壁中与介电鳍片结构接触(或以其他方式紧邻设置)的一个侧壁以外，每个通道结构的周围被对应的栅极结构环绕。在编程晶体管120A及122A彼此隔离但同时施加相同的编程电压的情况下，编程晶体管120A及122A中的一个编程晶体管随机地先于另一个编程晶体管被分解，从而产生物理不可复制函数位元，这将在下文讨论。此外，下面将参照图5A至图5C讨论所揭示的介电鳍片结构的细节。

其他记忆体单元(例如，103B、103C、103D)中的每一者被配置为与记忆体单元103A基本上相似，因此，简要描述记忆体单元103B至103D如下。记忆体单元103B包括分别由编程字元线WLP

参照图2A，提供了根据一些实施例的记忆体单元103A的示例性电路图，以说明每个记忆体单元103(图1A)的操作。如图所示，编程/读取晶体管120A至126A中的每一个者可以包括n型金氧半导体场效晶体管(n型MOSFET)，或者有时被称为NMOS晶体管。然而，应当理解，编程/读取晶体管120A至126A中的每一者可以包括p型金氧半导体场效晶体管(p型MOSFET)，与此同时仍在本案的范畴内。

具体而言，编程晶体管120A及122A使其相应的漏极端120AD及122AD浮动(例如，耦接到无功能)，并且其相应的源极端120AS及122AS分别耦接到读取晶体管124A及126A的漏极端124AD及126AD。读取晶体管124A及126A的源极端124AS及126AS共同耦接到位元线BL

为了编程记忆体单元103A，通过通过读取字元线WLR

由于制程可变性，即使这两个编程晶体管由相同的材料(例如，相同的介电膜)形成并以相同的尺寸制造，上述两个编程晶体管中的一个编程晶体管应比另一编程晶体管更快地被分解。具体而言，编程晶体管120A的栅极介电层的端部(例如，在源极端120AS与栅极端120AG之间的端部)或编程晶体管122A的栅极介电层的端部(例如，在源极端122AS与栅极端122AG之间的端部)将被优先分解。由于编程晶体管120A的栅极端120AG及编程晶体管122A的栅极端122AG彼此隔离(利用介电鳍片结构)，所以这类先前分解可以随机并单独地发生。

在编程晶体管120A或122A的栅极介电层被分解之后，栅极端120AG/122AG及源极端120AS/122AS互连的栅极介电层的端部的状态为等效电阻性。例如，如图2A所示，编程晶体管120A的栅极介电层的端部(若首先被分解)可以用作电阻器150，并且编程晶体管122A的栅极介电层的端部(若首先被分解)可以用作电阻器155。在编程之前(例如，在编程晶体管120A或122A中的任一者的栅极介电层被分解之前)，即使读取晶体管124A及126A被导通，位元线BL

当编程晶体管120A及122A中的一者发生分解时，建立导电路径。在编程晶体管120A首先被分解的示例中，电压的突然增加会出现在源极端120AS上，这会引起位元线BL

在一些实施例中，读取过程可包括在两个编程晶体管上同时施加相对低准位的电压(有时称为读取电压)，在分解的编程晶体管上存在读取电压的显著降低，而在未分解的编程晶体管上施加的读取电压可保持基本不变。在编程晶体管120A被分解(与此同时编程晶体管122A保持完整)的上述实例中，施加在编程字元线WLP

图2B绘示根据一些实施例的记忆体单元103A的另一示例性电路图。图2B的电路图基本上类似于图2A的电路图，不同之处在于两个读取晶体管124A及126A由相应不同的读取字元线WLR

图2C绘示根据一些实施例的记忆体单元103A的又一示例性电路图。图2C的电路图基本上类似于图2A的电路图，不同之处在于两个额外读取晶体管128A及130A分别串联耦接到读取晶体管124A及126A。利用这两个额外的读取晶体管128A及130A，可以改善记忆体单元103A的读取裕量。如图所示，读取晶体管128A及130A的漏极端128AD及130AD分别耦接到源极端124AS及126AS。读取晶体管128A及130A的源极端共同耦接到位元线BL

图3绘示根据各种实施例的基于抗熔丝记忆体单元生成物理不可复制函数签名的方法300的示例性流程图，上述抗熔丝记忆体单元包括一对编程晶体管及一对读取晶体管。方法300的操作由图1A至图2C所示的一或多个元件执行。出于讨论的目的，方法300的以下实施例将结合图1A至图2C(例如，图2A的记忆体单元103A)进行描述。方法300的所示实施例仅仅是示例，因此可以省略、重新排序及/或添加各种操作中的任何一个操作，与此同时保持在本案的范畴内。

方法300开始于编程过程的操作302。具体而言，操作302包括选择位元线的操作304；同时向一对编程字元线施加高编程电压(例如，V

首先参考操作304，控制逻辑电路112可以为列解码器106提供列地址，以选择记忆体阵列102的列C

接着，方法300进行到操作310以检测所选记忆体单元的编程晶体管中的一者是否已经被分解(即被编程)。若已经被分解，则方法300进行到操作312，操作312包括一或多个读取过程；若尚未被分解，则方法300返回到操作302以再次执行编程过程。在各种实施例中，如上所述，输入/输出电路108可以基于侦测存在于所选位元线BL(例如，位元线BL

操作312还包括选择或生效位元线及读取字元线的操作314；向这对编程字元线同时施加相对低的读取电压(Vread)的操作316；感测哪个编程字元线显示出信号减少的操作318，以及产生物理不可复制函数位元的操作320。

首先参照操作314，控制逻辑电路112可以为列解码器106提供列地址以选择记忆体阵列102的列C

因此，控制逻辑电路112可以基于是编程字元线WLP

图4A绘示根据各种实施例的用于形成可生成物理不可复制函数位元的所揭示的抗熔丝记忆体单元中的一者(例如，103A)的示例性布局400。如图所示，布局400包括用以形成主动区(以下称为“主动区402”)的图案402、用以形成介电鳍片结构(以下称为“介电鳍片结构404”)的图案404以及图案406及408，其中图案406及408各自用以形成栅极结构(以下分别称为“栅极结构406”及“栅极结构408”)。应当理解的是，出于说明的目的，布局400被简化，因此，布局400可包括各种其他图案，与此同时保持在本案的范畴内。

主动区402沿着第一横向方向(例如，X方向)延伸，并且介电鳍片结构404沿着相同的方向延伸，而栅极结构406及408可以沿着不同的第二横向方向(例如，Y方向)延伸。此外，介电鳍片结构404部分地延伸跨过主动区402，从而将主动区420的端部沿着Y方向分成两部分。换言之，介电鳍片结构404沿X方向延伸，介电鳍片结构404延伸的长度短于主动区402沿相同方向延伸的长度，并且介电鳍片结构404设置成较靠近主动区402的一个末端(相较于主动区402的另一末端)。举例而言，在图4A中，介电鳍片结构404将主动区402的左侧端部分成两部分402A及402B，而主动区402的右侧端部可以保持为单件402C。此外，介电鳍片结构404将栅极结构406分成多个部分，而栅极结构408可以保持为单件。例如，介电鳍片结构404将栅极结构406分成部分406A及406B。

根据各种实施例，用于制造抗熔丝记忆体阵列的布局包括多个类似于布局400的布局，上述多个布局沿着X方向及Y方向重复布置。然而，应当理解的是，此种阵列布局可以包括任意数量的主动区、介电鳍片结构及栅极结构中的每一者，与此同时仍在本案的范畴内。例如，阵列布局不必具有与主动区的数量相同数量的介电鳍片结构，即一或多个主动区可以不被介电鳍片结构分开。

根据一些实施例，主动区402由从基板的主表面突出的堆叠结构形成。上述堆叠包括多个半导体纳米结构(例如，纳米片)，上述多个半导体纳米结构沿X方向延伸并且垂直地彼此分离。保留上述堆叠中被栅极结构406及408覆盖的半导体结构的部分，而其他部分被多个磊晶结构替代。

半导体结构的保留部分可用以作为对应晶体管的通道，耦接到半导体结构的保留部分的两侧(或两端)的磊晶结构可用以作为晶体管的源极/漏极结构(或端)，并且栅极结构的端部可用以作为晶体管的栅极结构(或端)，上述栅极结构的端部覆盖(例如，横跨)半导体结构的保留部分。

例如，在图4A中，被栅极结构部分406A覆盖的主动区部分402A的端部可包括多个垂直地彼此分离的纳米结构，主动区部分402A的上述端部可以用作编程晶体管120A的通道(图2A)。设置在栅极结构部分406A的相对侧上的主动区部分402A的端部被磊晶结构代替。此种磊晶结构可以用作编程晶体管120A的源极端120AS/漏极端120AD(图2A)。栅极结构部分406A可用作编程晶体管120A的栅极端120AG(图2A)。

被栅极结构部分406B覆盖的主动区部分402B的端部可以包括多个垂直地彼此分离的纳米结构，主动区部分402B的上述端部可以用作编程晶体管122A的通道(图2A)。设置在栅极结构部分406B的相对侧上的主动区部分402B的端部被磊晶结构代替。此种磊晶结构可以分别用作编程晶体管122A的源极端122AS/漏极端122AD(图2A)。栅极结构部分406B可以作为编程晶体管122A的栅极端122AG(图2A)。

被栅极结构408覆盖的主动区402C的端部可包括多个垂直地彼此分离的纳米结构，主动区402C的上述端部可作为读取晶体管124A的通道和读取晶体管126A的通道(图2A)。设置在栅极结构408的相对侧上的主动区402C的部分被磊晶结构代替。此种磊晶结构可以分别用作读取晶体管124A/126A的源极/漏极端124AS/126AS及124AD/126AD(图2A)。栅极结构408可以分别用作读取晶体管124A的栅极端124AG和读取晶体管126A的栅极端126AG(图2A)。

此外，介电鳍片结构404形成为从基板的主表面突出。此种介电鳍片结构沿着基于主动区402形成的堆叠结构的侧壁延伸(沿X方向延伸)，因此，晶体管通道的每个半导体纳米结构的一个侧壁(背离或面向Y方向)与介电鳍片结构接触。以编程晶体管120A作为示例，在被栅极端120AG覆盖时，通道的每个纳米结构都具有与介电鳍片结构404接触的侧壁。具体而言，每个纳米结构都有顶面、底面和四个侧壁。顶面和底面由栅极端120AG环绕。侧壁中的两者面向X方向的侧壁分别耦接到源极/漏极端120AD及120AS，其中侧壁中的背离介电鳍片结构404的侧壁由栅极端120AG环绕，并且侧壁中的面向介电鳍片结构404的侧壁与介电鳍片结构404接触，此配置将进一步详细讨论并参照图5A至图5C。

对应于图2A所示的电路图，举例而言，栅极端120AG耦接到第一编程字元线(例如，编程字元线WLP

图4B绘示根据各种实施例的用于形成可生成物理不可复制函数位元的所揭示的抗熔丝记忆体单元中的一个抗熔丝记忆体单元(例如，103A)的另一示例性布局450。如图所示，布局450包括用以形成主动区(以下称为“主动区452”)的图案452、用以形成介电鳍片结构(以下称为“介电鳍片结构454”)的图案454以及图案456及458，其中图案456及458各自用以形成栅极结构(以下分别称为“栅极结构456”及“栅极结构458”)。

主动区452可以沿着第一横向方向(例如，X方向)延伸，并且介电鳍片结构454沿着相同的方向延伸，而栅极结构456及458可以沿着不同的第二横向方向(例如，Y方向)延伸。此外，介电鳍片结构454完全延伸跨过主动区452，从而将主动区452沿Y方向分成两部分。换言之，介电鳍片结构454可以沿X方向延伸，其长度大于或大约等于主动区452沿着相同方向延伸的长度。例如在图4B中，介电鳍片结构454将主动区452分成两个部分452A及452B。此外，介电鳍片结构454可以将栅极结构456分成多个部分456A及456B，并将栅极结构458分成多个部分458A及458B。

根据各种实施例，用于制造抗熔丝记忆体阵列的布局可以包括多个类似于布局450的布局，上述多个布局沿着X方向及Y方向重复布置。然而，应当理解的是，此种阵列布局可以包括任意数量的主动区、介电鳍片结构及栅极结构中的每一者，与此同时仍在本案的范畴内。例如，阵列布局不必具有与主动区的数量相同数量的介电鳍片结构，即一或多个主动区可以不被介电鳍片结构分开。

根据一些实施例，主动区452由从基板的主表面突出的堆叠结构形成。上述堆叠包括多个半导体纳米结构(例如，纳米片)，上述多个半导体纳米结构沿X方向延伸并且垂直地彼此分离。保留上述堆叠中被栅极结构456及458覆盖的半导体结构的部分，而其他部分被多个磊晶结构替代。

半导体结构的保留部分可以被配置为对应晶体管的通道，耦接到半导体结构的保留部分的两侧(或两端)的磊晶结构可用以作为晶体管的源极/漏极结构(或端)，并且覆盖(例如，横跨)半导体结构的保留部分的栅极结构的端部可用以作为晶体管的栅极结构(或端)。

例如，在图4B中，被栅极结构部分456A覆盖的主动区部分452A的端部可包括多个垂直地彼此分离的纳米结构，主动区部分452A的上述端部可以用作编程晶体管120A的通道(图2B)。设置在栅极结构部分456A的相对侧上的主动区部分452A的部分被磊晶结构代替。此种磊晶结构可以用作编程晶体管120A的源极/漏极端120AD及120AS(图2B)。栅极结构部分456A可用作编程晶体管120A的栅极端120AG(图2B)。

被栅极结构部分456B覆盖的主动区部分452B的端部可以包括多个垂直地彼此分离的纳米结构，主动区部分452A的上述端部可以用作编程晶体管122A的通道(图2B)。设置在栅极结构部分456B的相对侧上的主动区部分452B的部分被磊晶结构代替。此种磊晶结构可以分别用作编程晶体管122A的源极/漏极端122AD及122AS(图2B)。栅极结构部分456B可以作为编程晶体管122A的栅极端122AG(图2B)。

被栅极结构部分458A覆盖的主动区部分452A的端部可以包括多个垂直地彼此分离的纳米结构，主动区部分452A的上述端部可以用作读取晶体管124A的通道(图2B)。设置在栅极结构部分458A的相对侧上的主动区部分452A的部分被磊晶结构代替。此种磊晶结构可以分别用作读取晶体管124A的源极/漏极端124AD及124AS(图2B)。栅极结构部分458A可以作为读取晶体管124A的栅极端124AG(图2B)。

被栅极结构部分458B覆盖的主动区部分452B的端部可以包括多个垂直地彼此分离的纳米结构，主动区部分452B的上述端部可以用作读取晶体管126A的通道(图2B)。设置在栅极结构部分458B的相对侧上的主动区部分452B的部分被磊晶结构代替。此种磊晶结构可以分别用作读取晶体管126A的源极/漏极端126AD及126AS(图2B)。栅极结构部分458B可以作为读取晶体管126A的栅极端126AG(图2B)。

此外，介电鳍片结构454形成为从基板的主表面突出。此种介电鳍片结构沿着基于主动区部分452A及452B形成的堆叠结构的侧壁延伸(沿X方向延伸)，因此，晶体管通道的每个半导体纳米结构的一个侧壁(背离或面向Y方向)与介电鳍片结构接触。以晶体管120A作为示例，在被栅极端120AG覆盖时，通道的每个纳米结构都具有与介电鳍片结构454接触的侧壁。具体而言，每个纳米结构都有顶面、底面和四个侧壁。顶面和底面由栅极端120AG环绕。侧壁中的两个面向X方向的侧壁分别耦接到源极/漏极端120AD及120AS，其中侧壁中的背离介电鳍片结构454的侧壁由栅极端120AG环绕，并且侧壁中的面向介电鳍片结构454的侧壁与介电鳍片结构454接触，此配置将进一步详细讨论并参照图5A至图5C。

对应于图2B所示的电路图，举例而言，栅极端120AG耦接到第一编程字元线(例如，编程字元线WLP

图5A、图5B及图5C绘示根据各种实施例，基于图4A的布局400制造的记忆体装置500(例如，可生成物理不可复制函数位元的抗熔丝记忆体单元)的各种剖面图。例如，图5A绘示沿着栅极结构部分406A及406B(例如，栅极结构的长度方向)切割的记忆体装置500的端部的剖面图；图5B绘示记忆体装置500的端部的剖面图，上述端部是沿着横跨栅极结构部分406A与栅极结构408(例如，主动区的纵向方向)的主动区402的部分(包括主动区部分402A)切割；并且图5C绘示记忆体装置500的端部的剖面图，上述端部是在栅极结构406及408之间的部分横跨402A、402B及介电质结构404切割(例如，平行于栅极结构的长度方向)。

应当理解的是，基于布局450制造的记忆体装置(图4B)应该基本上类似于记忆体装置500，不同之处在于读取晶体管124A及126A的通道(基于布局450形成)各自具有与介电鳍片结构接触的侧壁(基于介电鳍片结构454形成)。因此，下面的讨论将聚焦于基于图4A的布局400形成的记忆体装置500。

首先参考图5A，记忆体装置500包括基板501，基板501包括多个隔离区(有时称为浅沟槽隔离(shallow trench isolation,STI)区)503，隔离区503形成于基板501的主表面上。在主表面上，记忆体装置500包括多个纳米结构组502A及502B。如图所示，每个纳米结构组包括多个垂直地彼此分离的纳米结构。在一些实施例中，纳米结构组502A至502B可以分别基于布局400的图案402A至402B来制造。记忆体装置500包括(例如，金属)栅极结构506A及506B，上述栅极结构可以分别基于布局400的图案406A及406B来制造。记忆体装置500包括介电鳍片结构504，介电鳍片结构504可以基于布局400的图案404来制造。

如图5A的剖面图所示，纳米结构组502A及502B中的每个纳米结构具有顶面、底面，以及被对应栅极结构(背离或面向Y方向)环绕的第一侧壁，其中第二侧壁(背离或面向Y方向)接触对应的介电鳍片结构。如此，根据各种实施例，两组纳米结构连同对应的介电鳍片结构可以形成叉子形状。例如，纳米结构组502A及502B连通介电鳍片结构504一起可以形成叉子形状。尽管未图示，但是应当理解的是，记忆体装置500可包括可操作地耦接至相应特征的多个互连结构。例如，记忆体装置500可包括：第一通孔结构(有时称为“VG”)，用以将栅极结构506A耦接到第一编程字元线(例如，图2A的编程字元线WLP

接下来参照图5B的剖面图，纳米结构组502A的每个纳米结构的顶面及底面被示出由栅极结构506A环绕，栅极结构506A可以包括多个层，例如：栅极介电层及栅极金属。磊晶结构552及554(其分别代替了栅极结构部分406A的相对侧上的主动区402A的部分)(图4A)设置在(或耦接到)纳米结构组502A的每个纳米结构的相对侧(沿着X方向)。

此类特征/结构(例如，纳米结构组502A、栅极结构506A以及磊晶结构552及554)可操作地用作编程晶体管中的第一编程晶体管(例如，图2A的120A)。沿着X方向(例如，图4A的主动区402延伸的方向)，记忆体装置500包括多个类似的特征/结构。例如，记忆体装置500包括另一纳米结构组502C(基于图4A的主动区部分402C形成)、栅极结构508(基于图4A的栅极结构408形成)以及另一磊晶结构556。纳米结构组502C、栅极结构508以及磊晶结构554及556可操作地用作读取晶体管中的第一读取晶体管(例如，图2A的124A)。

在一些实施例中，编程晶体管及读取晶体管可以共享相同的磊晶结构554(即串联耦接)，其中磊晶结构556用作耦接到位元线的读取晶体管124A的源极端。因此，应当理解，记忆体装置500包括可操作地耦接至相应特征的多个互连结构。例如，记忆体装置500可以包括互连结构(有时称为“MD”)及通孔结构(有时称为“VD”)，上述通孔结构用以将磊晶结构556耦接到位元线(例如，图2A的位元线BL

接着参考图5C的剖面图，介电鳍片结构504可以进一步分离编程晶体管的相应磊晶结构(例如，沿着Y方向)。例如，介电鳍片结构504将编程晶体管(例如，基于图4A的主动区部分402A形成的120A)的磊晶结构554与另一编程晶体管(例如，基于图4A的主动区402B形成的122A)的磊晶结构558分开。

图6绘示根据本案的一或多个实施例的形成上述记忆体装置500的端部的方法600的流程图。例如，方法600包括制造抗熔丝单元的多个编程晶体管的操作，上述多个编程晶体管使用介电鳍片结构彼此分离或隔离。需注意的是方法600仅为示例，并不意欲限制本案。因此，应当理解的是，可以在图6的方法600之前、期间及之后提供额外操作，并且一些其他操作可能仅在此简要描述。

根据各种实施例，方法600从操作602开始，在操作602中提供基板。基板包括半导体材料基板，例如：硅。替代地，基板可包含其他元素半导体材料，例如：锗。基板亦可包括化合物半导体，例如：碳化硅、砷化镓、砷化铟及磷化铟。基板可包含合金半导体，例如：硅锗、硅锗碳化物、磷化镓砷及磷化镓铟。在一个实施例中，基板包括磊晶层。举例而言，基板可以具有覆盖体半导体的磊晶层。此外，基板可包括绝缘体上半导体(semiconductor-on-insulator,SOI)结构。例如，基板可以包括埋入氧化物(buried oxide,BOX)层，上述BOX层通过诸如注氧隔离(separation by implanted oxygen,SIMOX)的制程或其他合适技术(例如，晶圆接合及研磨)形成。

方法600进行到操作604，在操作604中根据各种实施例，形成包括一系列间隔的第一纳米结构及第二纳米结构的堆叠。此类堆叠可以基于关于图4A至图4B讨论的(主动区)图案中的一者形成。在一些实施例中，第一纳米结构可包括硅锗(SiGe)牺牲纳米结构，并且第二纳米结构可包括硅通道纳米结构。此种堆叠有时可以称为超晶格。在非限制性实例中，硅锗牺牲纳米结构可以是硅锗25％。符号“SiGe 25％”用于表示硅锗材料的25％是锗。应当理解的是，锗在每个硅锗牺牲纳米结构中的百分比可以是在0与100之间的任何值(不包括0及100)，与此同时仍在本案的范畴内。在一些其他实施例中，第二纳米结构可包含不同于硅的第一半导体材料，并且第一纳米结构可包含不同于硅锗的第二半导体材料，只要第一半导体材料与第二半导体材料分别以不同的蚀刻特性(例如，蚀刻速率)为特征即可。

一系列间隔的纳米结构可以通过以下方式形成：使一个层磊晶生长，随后使下一层磊晶生长，直到实现了期望数量及期望厚度的纳米结构。磊晶材料可以由气态或液态前驱物生长。磊晶材料可以使用气相磊晶(vapor-phase epitaxy,VPE)、分子束磊晶(molecular-beam epitaxy,MBE)、液相磊晶(liquid-phase epitaxy,LPE)或其他合适的制程来生长。磊晶硅、硅锗及/或碳掺杂硅(Si:C)硅可以通过以下方式来在沉积期间掺杂(原位掺杂)：添加取决于晶体管的类型的掺杂剂，上述掺杂剂为n型掺杂剂(例如，磷或砷)或p型掺杂剂(例如，硼或镓)。

方法600进行到操作606，在操作606中根据各种实施例，将介电鳍片结构形成为部分或完全地跨堆叠延伸。部分延伸的介电鳍片结构可以基于关于图4A讨论的(介电鳍片结构)图案来形成，以及完全延伸的介电鳍片结构可以基于关于图4B讨论的(介电鳍片结构)图案来形成。通过沿着与堆叠相同的长度方向延伸并围绕堆叠的中间部分形成，介电鳍片结构可以将堆叠的端部至少分成两个部分，上述两个部分沿着垂直于介电鳍片结构(及堆叠)的长度方向的方向位于介电鳍片结构的相对侧上。

介电鳍片结构可以通过执行以下操作中的至少一些操作来形成：蚀刻堆叠以形成横跨堆叠的凹槽直到暴露基板的主表面或者蚀刻堆叠以至主表面下方的特定深度；沉积介电材料以至少填充凹槽；以及任选地抛光工件以移除过量的介电材料。在一些实施例中，介电材料由绝缘材料(例如，隔离介电质)形成。绝缘材料可以是氧化物，例如：氧化硅、氮化物等或其组合，并且可以通过高密度电浆化学气相沉积(high-density plasma chemicalvapor deposition,HDP-CVD)、可流动的气相沉积(FCVD)(例如，在远程电浆系统中进行基于气相沉积的材料沉积，并后固化以使其转变成另一种材料，例如氧化物)等或其组合来形成。而其他绝缘材料及/或其他形成制程也可以被使用。

根据各种实施例，方法600进行到操作608，在操作608中形成多个伪栅极结构。这种伪栅极结构可以基于关于图4A至图4B讨论的(栅极结构)图案中的一者来形成。伪栅极结构可以沿着垂直于介电鳍片结构(及堆叠)的长度方向的方向延伸。此外，在各种实施例中的一个实施例中，伪栅极结构可以形成得比介电鳍片结构更短，因此，所形成的伪栅极结构被介电鳍片结构切割(或以其他方式分离)。

伪栅极结构可以通过在堆叠上沉积非晶硅(a-Si)来形成。可以使用适合于形成伪栅极的其他材料(例如，多晶硅)，与此同时保持在本案的范畴内。接着，将非晶硅平坦化至期望的准位。在平坦化的非晶硅上沉积硬质遮罩并进行图案化。硬质遮罩可以由氮化物或氧化物层形成。对非晶硅施以蚀刻制程(例如，反应性离子蚀刻(reactive-ion etching,RIE)制程)以形成伪栅极结构。在形成伪栅极结构之后，可以形成栅极间隔物以沿着伪栅极结构的侧壁延伸。栅极间隔物可以通过进行介电材料(例如，氧化硅、氮化硅、氧氮化硅、氮碳化硅硼、氮碳氧化硅、碳氧化硅或上材料的任何合适的组合)的共形沉积，之后进行定向蚀刻(例如，反离子蚀刻)来形成。

方法600进行到操作610，在操作610中根据各种实施例，通过用介电材料替换每个硅锗牺牲纳米结构的端部部分来形成内部间隔物。在形成覆盖堆叠的特定端部(例如，被介电鳍片结构分开的堆叠部分)的伪栅极结构后，移除堆叠的未覆盖端部。接下来，移除经覆盖的堆叠的每个硅锗牺牲纳米结构的相应端部部分。通过以下方式形成内部间隔物：通过化学气相沉积(CVD)以介电材料填充每个硅锗牺牲纳米结构的凹槽，或者通过氮化物的单层掺杂(monolayer doping,MLD)，上述氮化物跟随间隔物反离子蚀刻。内部间隔物的材料可以由与上述栅极间隔物相同或与上述栅极间隔物不同的材料形成。例如，内部间隔物可以由氮化硅、碳氮化硅硼、碳氮化硅、氧氮化硅碳、或任何其他类型的介电材料(例如，介电常数k小于约5的介电材料)形成。

方法600进行到操作612，在操作612中根据各种实施例，形成多个磊晶结构。在形成内部间隔物后，使用磊晶层生长制程在硅纳米结构的暴露端上形成磊晶结构。应用原位掺杂(ISD)来形成经掺杂的磊晶结构，从而为对应的晶体管(或子晶体管)创建必要的接面。N型及P型场效晶体管是通过以下方式形成：向装置的选定区域注入不同类型的掺杂剂来形成必要的接面。N型装置可以通过注入砷(As)或磷(P)形成，以及P型装置可以通过注入硼(B)形成。在形成磊晶结构之后，沉积层间介电质(例如，二氧化硅)以覆盖磊晶结构。

方法600进行到操作614，在操作614中根据各种实施例，以相应的主动栅极结构替代伪栅极结构及剩余的硅锗牺牲纳米结构。在形成层间介电质之后，通过蚀刻制程(例如，反离子蚀刻或化学氧化物移除(COR))来移除伪栅极结构。接下来，通过应用选择性蚀刻(例如，盐酸(HCl))移除剩余的硅锗牺牲纳米结构，与此同时保持硅通道纳米结构基本上完整。在移除硅锗牺牲纳米结构之后，除了与介电鳍片结构接触的侧壁之外，每个硅通道纳米结构的顶面及底面以及侧壁被暴露。接下来，形成多个主动栅极结构以环绕除了接触介电鳍片结构的侧壁之外的每个硅通道纳米结构。每个主动栅极结构至少包括栅极介电层(例如，高k介电层)及栅极金属层(例如，功函数金属层)。在形成有源栅极结构后，可以形成所揭示的抗熔丝单元的多个编程/读取晶体管。

方法600进行到操作616，在操作616中根据各种实施例，形成多个互连结构。在形成编程/读取晶体管时，在晶体管上形成多个互连结构(例如，通孔结构VGs、VDs、互连结构MDs)。例如，形成第一通孔结构以将编程晶体管中的一者的栅极端连接到第一编程字元线，形成第二通孔结构以将编程晶体管中的另一者的栅极端连接到第二编程字元线，形成第三及第四通孔结构以分别将读取晶体管的栅极端连接到共用读取字元线或相应读取字元线，以及形成互连结构以连接到读取晶体管的源极端。互连结构由金属材料形成。金属材料可选自由以下项组成的群组：铝、钨、氮化钨、铜、钴、银、金、铬、钌、铂、钛、氮化钛、钽、氮化钽、镍、铪及其组合。其他金属材料亦在本案的范畴内。互连结构可以通过以下方式形成：通过例如化学气相沉积、物理气相沉积(physical vapor deposition,PVD)、化学镀、电镀或其组合以上文所列金属材料覆盖工件。

本案的一实施方式是一种记忆体装置。记忆体装置包括记忆体单元，上述记忆体单元被配置为随机呈现第一逻辑状态或第二逻辑状态。记忆体单元包括多个第一纳米结构、多个第二纳米结构、介电鳍片结构、第一栅极结构以及第二栅极结构。第一纳米结构沿着第一横向方向延伸。第二纳米结构沿着第一横向方向延伸。介电鳍片结构设置在第一纳米结构与第二纳米结构之间。面向或背离第二横向方向的第一纳米结构中的每一者的第一侧壁与介电鳍片结构接触，并且面向或背离第二横向方向的第二纳米结构中的每一者的第二侧壁与介电鳍片结构接触，上述第二横向方向垂直于第一横向方向。第一栅极结构环绕除第一侧壁之外的第一纳米结构中的每一者。第二栅极结构环绕除第二侧壁之外的第二纳米结构中的每一者。

在一些实施例中，第一栅极结构包括第一栅极介电层，第一栅极介电层用以被分解以呈现记忆体单元的第一逻辑状态，并且第二栅极结构包括第二栅极介电层，第二栅极介电层用以被分解以呈现记忆体单元的第二逻辑状态。

在一些实施例中，第一栅极结构及第二栅极结构同时被施加编程电压，以随机分解第一栅极介电层或第二栅极介电层中的一者。

在一些实施例中，记忆体单元进一步包括多个第三纳米结构以及多个第四纳米结构。第三纳米结构沿着第一横向方向延伸，上述第三纳米结构沿着第一横向方向与第一纳米结构间隔开。第四纳米结构沿着第一横向方向延伸，上述第四纳米结构沿着第一横向方向与第二纳米结构间隔开。

在一些实施例中，面向或背离第二横向方向的第三纳米结构中的每一者的第三侧壁与介电鳍片结构接触，以及面向或背离第二横向方向的第四纳米结构中的每一者的第四侧壁与介电鳍片结构接触。

在一些实施例中，记忆体单元进一步包括第三栅极结构以及第四栅极结构。第三栅极结构环绕除第三侧壁之外的第三纳米结构中的每一者。第四栅极结构环绕除第四侧壁之外的第四纳米结构中的每一者。

在一些实施例中，第三纳米结构中的每一者邻接第四纳米结构中的对应者。

在一些实施例中，记忆体单元还包括第五栅极结构，第五栅极结构环绕第三纳米结构中的一者与第四纳米结构中的对应者的每个组合。

在一些实施例中，第一纳米结构形成记忆体单元的第一编程晶体管的通道，第二纳米结构形成记忆体单元的第二编程晶体管的通道，第三纳米结构形成记忆体单元的第一读取晶体管的通道，并且第四纳米结构形成记忆体单元的第二读取晶体管的通道。

在一些实施例中，第一编程晶体管串联耦接到第一读取晶体管，并且第二编程晶体管串联耦接到第二读取晶体管。

本案的另一实施方式是一种记忆体系统。记忆体系统包括记忆体阵列以及认证电路。记忆体阵列包括多个记忆体单元。记忆体单元中的每一者包括第一编程晶体管、第二编程晶体管、串联耦接到第一编程晶体管的第一读取晶体管以及串联耦接到第二编程晶体管的第二读取晶体管。认证电路可操作地耦接到记忆体阵列。认证电路用以基于记忆体单元的逻辑状态生成相应的物理不可复制函数签名。每个记忆体单元的逻辑状态是基于对应的第一编程晶体管或第二编程晶体管的先前分解来检测的逻辑状态。

在一些实施例中，第一编程晶体管具有由多个第一纳米结构构成的通道，并且第二编程晶体管具有由多个第二纳米结构构成的通道，并且第一纳米结构使用介电鳍片结构与第二纳米结构隔离。

在一些实施例中，第一纳米结构皆具有与介电鳍片结构直接接触的第一侧壁，并且第二纳米结构皆具有与介电鳍片结构直接接触的第二侧壁。

在一些实施例中，第一侧壁及第二侧壁彼此面对。

在一些实施例中，记忆体系统进一步包括输入/输出电路，输入/输出电路可操作地耦接到记忆体阵列。输入/输出电路导通记忆体单元中的一者的第一读取晶体管与第二读取晶体管，同时输入/输出电路在记忆体单元的第一编程晶体管与第二编程晶体管的相应的多个栅极端上施加编程电压。

在一些实施例中，回应于第一编程晶体管或第二编程晶体管中的一者被分解，输入/输出电路进一步：导通第一读取晶体管及第二读取晶体管两者；同时在第一编程晶体管及第二编程晶体管的栅极端上施加读取电压；以及回应于辨识出先前分解与第一编程晶体管相关联，检测记忆体单元的逻辑状态为第一状态，并且回应于辨识出先前分解与第二编程晶体管相关联，检测记忆体单元的逻辑状态为第二状态。

在一些实施例中，认证电路根据记忆体单元的逻辑状态生成物理不可复制函数签名的一个位元。

在一些实施例中，第一编程晶体管及第二编程晶体管中的每一者包括栅极介电层，栅极介电层为将要被分解从而形成电阻器的栅极介电层。

本案的又一实施方式是一种制造记忆体装置的方法，包括形成多个第一纳米结构、多个第二纳米结构、多个第三纳米结构以及多个第四纳米结构，其中第一纳米结构中的每一者、第二纳米结构中的每一者、第三纳米结构中的每一者以及第四纳米结构中的每一者沿着第一横向方向延伸；利用介电鳍片结构分离多个第一纳米结构及多个第二纳米结构，以及利用介电鳍片结构分离多个第三纳米结构与多个第四纳米结构，其中介电质结构沿着第一横向方向延伸；形成第一栅极结构，第一栅极结构环绕除了与介电鳍片结构接触的侧壁之外的每个第一纳米结构；形成第二栅极结构，第二栅极结构环绕除了与介电鳍片结构接触的侧壁之外的每个第二纳米结构；形成第三栅极结构，第三栅极结构环绕除了与介电鳍片结构接触的侧壁之外的每个第三纳米结构；形成第四栅极结构，第四栅极结构环绕除了与介电鳍片结构接触的侧壁之外的每个第四纳米结构。上述第一至第四栅极结构皆沿着垂直于第一横向方向的第二横向方向延伸。上述方法包括形成第一互连结构，第一互连结构耦接到第一栅极结构；形成第二互连结构，第二互连结构耦接到第二栅极结构；形成第三互连结构，第三互连结构耦接到第三栅极结构及第四栅极结构。

在一些实施例中，回应于第三互连结构被生效，向第一互连结构及第二互连结构同时施加编程电压，以随机分解第一栅极结构或第二栅极结构中的一者的栅极介电层。

如本文所用，术语“约”及“大致”通常指所述值的正负10％。例如，约0.5将包括0.45及0.55，约10将包括9至11，约1000将包括900至1100。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本案的各方面。本领域技术人员应当理解，他们可以容易地使用本案作为设计或修改其他制程和结构，以实现本文介绍的实施例的相同目的及/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应认识到，这样的等同构造不脱离本案的精神和范围，并且他们可以在不脱离本案的精神和范围的情况下在本文中进行各种改变、替换和变更。