一种基于数字ATE测试机的量产测试方法

技术领域

本发明涉及ATE量产测试技术领域，具体为一种基于数字ATE测试机的量产测试方法。

背景技术

目前，Serdes技术在高速通信系统中的广泛应用，Serdes芯片应运而生，随着我国的技术的发展不断提高，人们对于集成电路的制造水平和芯片的运行速度要求也越来越高，但由于芯片规模的高速发展使得芯片的测试时间也变得越来越久，在生产过程中不仅要保证芯片的质量，同时还要控制芯片的成本，所以对于一款高速集成Serdes芯片的大规模量产，面临着高成本的测试问题。例如，针对一款集成12.5Gbps速率的Serdes及高速ADC的芯片，一般的ATE测试机不能满足其测试要求，而选择使用高速混合电路ATE测试机台，需要使用比较昂贵的高速数字板卡及高速混合信号测试板卡，从而测试成本也随之增加。如何在保证测试精度和稳定性的前提下实现对芯片要求的所有测试，降低ATE本身的硬件成本和芯片的测试成本成为了现有技术的难点。

所以，人们需要一种基于数字ATE测试机的量产测试方法来解决上述问题。

发明内容

本发明的目的在于提供一种基于数字ATE测试机的量产测试方法，以解决上述背景技术中提出的问题。

为了解决上述技术问题，本发明提供如下技术方案：一种基于数字ATE测试机的量产测试方法，包括以下步骤：

Z1：针对芯片的测试需求确定ATE测试机的型号并对FPGA芯片进行初始化；

Z2：通过FPGA的接口确认SYNC frame芯片，对SYNC frame芯片输出的Serdes信号进行解码及PRBS测试；

Z3：测试通过后利用FPGA采集ADC的数据并对ADC数据进行转换，ATE与FPGA进行握手交互，反馈给FPGA测试完成信号，FPGA回到初始化等待状态。

进一步的，在步骤Z1中：针对芯片的OS、Scan、Mbist、Function及DC/AC的测试需求确定数字通道数、数字速率、向量深度、供电能力和外围电路所需要的测试资源信息，对所有满足测试需求的ATE测试机进行量产单价以及测试板和changekit的硬件制作成本进行分析和对比，选择低成本的ATE测试机的型号，在测试板上集成一个具有FPGA、HMC7044芯片、外供信号源和供电电源以完成硬件的互联，整个量产测试过程中使用FPGA供电并且全程不断电，上电后对FPGA进行初始化。

进一步的，在步骤Z2中：FPGA初始化后处于空闲状态，若HMC7044的PLL处于lock状态，FPGA进入等待开始测试状态，当ATE提供对FPGA输出测试信号开始后，FPGA对SPI进行内部配置，通过待测芯片的内部SPI寄存器，利用FPGA作为主设备，待测芯片作为从设备，根据芯片内部设定进行SPI读写操作，若SPI读写成功，则开始测试Serdes sync信号；若SPI读写失败，则反馈fail bit给ATE。

进一步的，若SPI读写成功，HMC7044芯片提供Serdes测试所需时钟信号，通过FPGA的JESD204B接口确认SYNC frame芯片，SYNC frame芯片输出的Serdes信号为一对高速串行差分信号，SYNC frame芯片使用8b/10b编码Serdes技术在发送端先通过8b/10b编码器将并行数据转换为10b的码流，再利用串行器将新的码流转换为高速串行信号在高速差分信号线上传输，FPGA在接收到高速差分信号后，先解串为10b的码流再通过8b/10b解码器进行解码从而得到原始码流数据完成数据的传输；Serdes技术是一种将并行数据转换成串行数据发送，将接收的串行数据转换成并行数据的器件，Serdes技术需要数模硬件实现，用于高速传输的高级串并转换器件，Serdes技术能够减少布线冲突，即当数据为串行并且无单独的时钟线时，时钟嵌入在数据流中，从而也解决了限制数据传输速率的信号时钟偏移问题，另外Serdes技术抗噪声、抗干扰能力强，降低开关噪声，扩展能力强，拥有更低的功耗和封装成本；线路编码机制是将输入原始数据转变为接收器可接收的数据格式，同时保证数据流中有足够的时钟信息提供给接收端的时钟恢复电路，线路编码技术提供了一种将数据对齐到字节/字的方法，可以保持良好的直流平衡，增加了数据的传输距离，提供了更为有效的错误检测机制，8B/10B编码是输出传输编码标准，为了保证直流均衡以及足够密集的电平转换，其广泛应用于高速串行总线中，8B/10B编码以字节为单位，将数据映射成10位宽度的数据，使得编码后的二进制数据流中1和0的数量基本保持一致，同时确保字节同步易于实现。

进一步的，对于PRBS测试，则是引入DFT技术，首先通过一个内建自测试模块，发送PRBS在其经过内部电路转换后进行验证对比，从而达到芯片自主测试的目的，SYNC frame芯片进入内环模式并且屏蔽所有并行输入端口、输出端口以及发送接收端口，内部运行的PRBS码流不会经过发送接收模块，通过FPGA的复用状态端口输出电平状态，利用PRBS验证对比结果，若PRBS验证对比结果为pass，表明该端口输出高电平SYNC frame信号稳定，则采集ADC数据；若PRBS验证对比结果为fail表明该端口输出为低电平，SYNC frame信号不稳定，则反馈fail bit给ATE；PRBS是指只包含0和1的伪随机序列，使用PRBS这种伪随机码进行高速串行通道的测试，主要是为了测试误码率的情况，误码率是衡量数据在规定时间内数据传输精确性的指标，对于数字通信系统来说，误码率越小，可靠性越高；傅里叶变换是数字信号处理中的基本操作，广泛应用于表述及分析离散时域信号领域，离散傅里叶变换技术是傅里叶分析方法是信号分析的最基本方法，傅里叶变换是傅里叶分析的核心，通过它把信号从时间域变换到频率域，进而研究信号的频谱结构和变化规律，能够将信号从时序空间转换到频域，从频率的角度去分析信号，发现时域内隐藏的频率。

进一步的，在步骤Z3中：SYNC frame信号稳定，FPGA采集ADC数据并进行收齐，若FPGA的复用状态端口输出的信号电平状态为高，表明ADC数据收齐成功，则对ADC做FFT变换；若FPGA的复用状态端口的输出信号电平状态为低，表明ADC数据收齐失败，则反馈failbit给ATE。

进一步的，若ADC数据收齐成功，HMC为ADC提供基准信号，ADC在采样时钟的控制下对基准信号进行采样并利用FFT对ADC数据进行转换，设置频率正确范围，判断转换后数据的频率值是否在频率正确范围内，若频率值在频率正确范围内，则对ADC做SNR计算；若频率值不在频率正确范围内，则反馈fail bit给ATE；FFT是一种计算数字信号序列的离散傅立叶变换或其逆变换的算法，FFT是DFT的一种高效快速算法，由于DFT运算量与变换点数的平方成正比关系，在变换点数比运算量大时，直接应用DFT算法进行谱变换是不切合实际的，所以使用FFT对ADC数据进行转换，降低了计算量，提高了运算速度。

进一步的，若频率值在正确范围内，FPGA采集到FFT转换后的数据，通过下列公式计算SNR：

其中，P

进一步的，ATE与FPGA进行握手交互完成ADC的SNR参数值的采集，设置参数限值，ATE通过对采集的参数值与参数限值的比较，判断参数值是否在芯片参数范围内，若参数值在芯片参数范围内，则抓取功能测试pass或fail以及SNR参数的测试结果；若参数值不在芯片参数范围内，则反馈fail bit给ATE；把ATE抓取功能测试pass或fail以及SNR参数的测试结果转换为数字信号并输出到量测datalog，ATE测试完成后，反馈给FPGA测试完成信号，FPGA回到初始化等待状态，从而等待后续芯片的测试；FPAG适用于系统高速取样速率、高数据率和高速采样频率下，特别是任务固定或重复的情况以及试制样机、系统开发的场合，FPGA主要对高速数据进行预处理，能够降低数据的速率，实现复杂的算法，FPGA内部的逻辑可根据需求改变，减少开发成本。

与现有技术相比，本发明所达到的有益效果是：

本发明中的ATE具有一般数字电路的测试功能，配合外部LoadBoard板上供电及信号源提供的时钟信号，根据测试成本间的分析和比较，选择低成本的ATE测试机的型号，对FPGA进行初始化，当ATE输出开始测试信号后，FPGA对SPI进行内部配置；SPI配置成功后对Serdes信号进行解码及PRBS测试；FGPA收齐ADC数据，利用FFT对ADC数据进行转换并判断转换后数据的频率值是否在正确范围内，对ADC进行SNR计算，ATE测试完成后，反馈给FPGA测试完成信号，FPGA回到初始化等待状态，从而等待后续芯片的测试；不仅实现了集成Serdes及高速ADC芯片的并行测试需求而且有效地降低了量产的测试成本。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1是本发明一种基于数字ATE测试机的量产测试方法的流程图；

图2是本发明一种基于数字ATE测试机的量产测试的FPGA测试流程控制图；

图3是本发明一种基于数字ATE测试机的量产测试的测试硬件结构图；

图4是本发明一种基于数字ATE测试机的量产测试的测试结构图。

具体实施方式

以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。

下面结合图1-图4和具体实施例对本发明作进一步的说明。

实施例一：

如图1所示，本实施例提供了一种基于数字ATE测试机的量产测试方法，其基于实施例中的量产测试实现，包括以下步骤：

Z1：如图2和图3所示，针对芯片的OS、Scan、Mbist、Function及DC/AC的测试需求确定数字通道数、数字速率、向量深度、供电能力和外围电路所需要的测试资源信息，对所有满足测试需求的ATE测试机进行量产单价以及测试板和changekit的硬件制作成本进行分析和对比，选择低成本的ATE测试机的型号，在测试板上集成一个具有FPGA、HMC7044芯片、外供信号源和供电电源以完成硬件的互联，整个量产测试过程中使用FPGA供电并且全程不断电，上电后对FPGA进行初始化。

Z2：如图4所示，采用两个site同时进行测试，FPGA内部主要包含state ctrl、spidriver、JESD204B、7044driver、CFG table和preprocess；state ctrl指的是状态控制模块，spi driver指的是spi驱动模块，JESD204B指的是JESD204B控制和数据解析模块，7044driver指的是HMC7044的spi驱动模块，CFG table指的是配置表，preprocess指的是预处理模块；FPGA初始化后处于空闲状态，若HMC7044的PLL处于lock状态，FPGA进入等待开始测试状态，当ATE提供对FPGA输出测试信号开始后，FPGA对SPI进行内部配置，SPI指的是串行外设接口，通过待测芯片的内部SPI寄存器，利用FPGA作为主设备，待测芯片作为从设备，根据芯片内部设定进行SPI读写操作，若SPI读写成功，则开始测试Serdes sync信号；若SPI读写失败，则反馈fail bit给ATE；

若SPI读写成功，HMC7044芯片提供Serdes测试所需时钟信号，通过FPGA的JESD204B接口确认SYNC frame芯片，SYNC frame芯片输出的Serdes信号为一对高速串行差分信号，SYNC frame芯片使用8b/10b编码Serdes技术在发送端先通过8b/10b编码器将并行数据转换为10b的码流，再利用串行器将新的码流转换为高速串行信号在高速差分信号线上传输，FPGA在接收到高速差分信号后，先解串为10b的码流再通过8b/10b解码器进行解码从而得到原始码流数据完成数据的传输；Serdes技术是一种将并行数据转换成串行数据发送，将接收的串行数据转换成并行数据的器件，Serdes技术需要数模硬件实现，用于高速传输的高级串并转换器件；线路编码机制是将输入原始数据转变为接收器可接收的数据格式，同时保证数据流中有足够的时钟信息提供给接收端的时钟恢复电路，8B/10B编码是输出传输编码标准其广泛应用于高速串行总线中，8B/10B编码以字节为单位，将数据映射成10位宽度的数据，使得编码后的二进制数据流中1和0的数量基本保持一致；

对于PRBS测试则是引入DFT技术，首先通过一个内建自测试模块，发送PRBS在其经过内部电路转换后进行验证对比，从而达到芯片自主测试的目的，SYNC frame芯片进入内环模式并且屏蔽所有并行输入端口、输出端口以及发送接收端口，内部运行的PRBS码流不会经过发送接收模块，通过FPGA的复用状态端口输出电平状态，利用PRBS验证对比结果，若PRBS验证对比结果为pass，表明该端口输出高电平SYNC frame信号稳定，则采集ADC数据；若PRBS验证对比结果为fail，表明该端口输出为低电平，SYNC frame信号不稳定，则反馈fail bit给ATE；PRBS是指只包含0和1的伪随机序列，使用PRBS这种伪随机码进行高速串行通道的测试，主要是为了测试误码率的情况，误码率是衡量数据在规定时间内数据传输精确性的指标，对于数字通信系统来说，误码率越小，可靠性越高；傅里叶变换是数字信号处理中的基本操作，广泛应用于表述及分析离散时域信号领域，离散傅里叶变换技术是傅里叶分析方法是信号分析的最基本方法，傅里叶变换是傅里叶分析的核心，通过它把信号从时间域变换到频率域，进而研究信号的频谱结构和变化规律，能够将信号从时序空间转换到频域，从频率的角度去分析信号，发现时域内隐藏的频率。

Z3：SYNC frame信号稳定，FPGA采集ADC数据并进行收齐，若FPGA的复用状态端口输出的信号电平状态为高，表明ADC数据收齐成功，则对ADC做FFT变换；若FPGA的复用状态端口输出的信号电平状态为低，表明ADC数据收齐失败，则反馈fail bit给ATE；

若ADC数据收齐成功，HMC7044为ADC提供基准信号，ADC在采样时钟的控制下对基准信号进行采样并利用FFT对ADC数据进行转换，设置频率正确范围，判断转换后数据的频率值是否在频率正确范围内，若频率值在频率正确范围内，则对ADC做SNR计算；若频率值不在频率正确范围内，则反馈fail bit给ATE；

若频率值在正确范围内，FPGA采集到FFT转换后的数据，通过下列公式计算SNR：

其中，P

ATE与FPGA进行握手交互完成ADC的SNR参数值的采集，设置参数限值，ATE通过对采集的参数值与参数限值的比较，判断参数值是否在芯片参数范围内，若参数值在芯片参数范围内，则抓取功能测试pass或fail以及SNR参数的测试结果；若参数值不在芯片参数范围内，则反馈fail bit给ATE；把ATE抓取功能测试pass或fail以及SNR参数的测试结果转换为数字信号并输出到量测datalog，ATE测试完成后，反馈给FPGA测试完成信号，FPGA回到初始化等待状态，从而等待后续芯片的测试；握手交互即当FPGA输出一个周期数据后，发送一个信号给ATE提示可以抓取SNR测试数据，待ATE抓取到该周期数据后反馈给FPGA一个信号，FPGA再输出下一周期数据给ATE，由此完成数据的抓取。

最后应说明的是：以上所述仅为本发明的优选实例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。