一种高压静电保护结构及其形成方法以及一种d-TOF器件

技术领域

本申请涉及半导体技术领域，尤其涉及一种高压静电保护结构及其形成方法以及一种d-TOF器件。

背景技术

单光子探测雪崩二极管(single photon avalanche diode，SPAD)是目前实现直接时间飞行传感器件(direct time of fly，d-TOF)的唯一方案。单光子应用需要SPAD工作在盖革模式下，因此SPAD阵列通常需要一个公共端连接高压电源。

随着自动驾驶、AR/VR等领域对3D成像的旺盛需求，SPAD阵列和时间数字转换器(time to digital circuit，TDC)电路通过3D堆叠实现d-TOF传感的技术已经日渐成熟，在不久的将来会实现大规模量产。

然而目前存在的一个问题是，外接公共端的高压电源在上电过程中或电压不稳定情况下都会对SPAD阵列造成瞬间的高电压冲击。这种情况同样也会发生在芯片封装和打线的过程中。这种瞬间高电压脉冲可能对SPAD器件本身造成一定的损伤，更严重的是，会对串联在SPAD另一端的低压逻辑电路(主要是TDC电路)造成严重的物理损坏。如何在SPAD阵列中实现高压静电保护成为了d-TOF芯片未来实现量产的最亟待解决的问题。

因此，有必要提供更有效、更可靠的技术方案。

发明内容

本申请提供一种高压静电保护结构及其形成方法以及一种d-TOF器件，可以在封装或打线过程中以及高压电源在上电过程中或电压不稳定情况下保护d-TOF器件不被损伤。

本申请的一个方面提供一种高压静电保护结构，包括：逻辑晶圆，所述逻辑晶圆中设置有第一二极管结构，所述第一二极管结构在第一阈值电压下电连通；像素晶圆，所述像素晶圆中设置有第二二极管结构，与所述第一二极管结构串联，所述第二二极管结构在第二阈值电压下电连通；其中，所述逻辑晶圆和所述像素晶圆键合，所述第二二极管结构的第一端电连接d-TOF器件的高压电源端，所述第二二极管结构的第二端电连接所述第一二极管结构的第一端，所述第一二极管结构的第二端电连接所述d-TOF器件的接地端。

在本申请的一些实施例中，所述逻辑晶圆包括：第一衬底，所述第一衬底中设置有阱区，所述阱区表面还设置有第一掺杂区和第二掺杂区，所述第一掺杂区、所述第二掺杂区和所述阱区构成所述第一二极管结构；第一介质层，位于所述第一衬底表面，所述第一介质层中设置有贯穿所述第一介质层且分别电连接所述第一掺杂区和所述第二掺杂区的第一金属连接结构和第二金属连接结构。

在本申请的一些实施例中，所述第一掺杂区和所述第二掺杂区中的至少一个和所述阱区的掺杂类型相反，所述第一掺杂区和所述第二掺杂区在所述第一阈值电压下电连通。

在本申请的一些实施例中，所述第一阈值电压为5至15V。

在本申请的一些实施例中，所述像素晶圆包括：第二衬底，所述第二衬底中设置有掩埋阱区，所述掩埋阱区中设置有第三掺杂区和第四掺杂区，所述第三掺杂区、所述第四掺杂区和所述掩埋阱区构成所述第二二极管结构；第二介质层，位于所述第二衬底表面，所述第二介质层中设置有电连接所述第一掺杂区和所述第四掺杂区的第三金属连接结构。

在本申请的一些实施例中，所述像素晶圆还包括：第一硅通孔结构，位于所述掩埋阱区的一侧，所述第一硅通孔结构贯穿所述第二衬底且延伸至所述第二介质层中，所述第一硅通孔结构电连接所述第三掺杂区和所述d-TOF器件的高压电源端；第二硅通孔结构，位于所述掩埋阱区的另一侧，所述第二硅通孔结构贯穿所述第二衬底且延伸至所述第二介质层中，所述第二硅通孔结构电连接所述第二掺杂区和所述d-TOF器件的接地端。

在本申请的一些实施例中，所述第三掺杂区和所述第四掺杂区的掺杂类型相反，所述第三掺杂区和所述第四掺杂区的其中一个与所述掩埋阱区的掺杂类型相同，所述第三掺杂区和所述第四掺杂区在所述第二阈值电压下电连通。

在本申请的一些实施例中，所述第二阈值电压为20至60V。

在本申请的一些实施例中，所述第三掺杂区和所述第四掺杂区的掺杂浓度为5e16至1e18atom/cm

在本申请的一些实施例中，所述第三掺杂区和所述第四掺杂区的掺杂类型相同，所述第三掺杂区和所述第四掺杂区与所述掩埋阱区的掺杂类型相反。

在本申请的一些实施例中，所述第三掺杂区和所述第四掺杂区的两侧还设置有第五掺杂区，所述第五掺杂区与所述第三掺杂区和所述第四掺杂区的掺杂类型相反。

在本申请的一些实施例中，所述第三掺杂区和所述第四掺杂区的间距为0.4至2微米。

在本申请的一些实施例中，所述逻辑晶圆和所述像素晶圆的键合方式为混合键合。

本申请的另一个方面提供一种如上述所述的高压静电保护结构的形成方法，包括：提供逻辑晶圆，所述逻辑晶圆中设置有第一二极管结构，所述第一二极管结构在第一阈值电压下电连通；提供像素晶圆，所述像素晶圆中设置有第二二极管结构，与所述第一二极管结构串联，所述第二二极管结构在第二阈值电压下电连通；将所述逻辑晶圆和所述像素晶圆键合，其中，所述第二二极管结构的第一端电连接d-TOF器件的高压电源端，所述第二二极管结构的第二端电连接所述第一二极管结构的第一端，所述第一二极管结构的第二端电连接所述d-TOF器件的接地端。

本申请的另一个方面还提供一种d-TOF器件，包括：高压电源；单光子雪崩二极管，与所述高压电源连接；时间数字转换器，一端与所述单光子雪崩二极管连接，另一端连接检测电压；重置电路，一端与所述单光子雪崩二极管连接，另一端连接工作电压；猝灭电路，一端与所述单光子雪崩二极管连接，另一端接地；如上述所述的高压静电保护结构，所述第二二极管结构的第一端连接所述高压电源，所述第一二极管结构的第二端接地，当所述高压电源的电压大于等于所述第一阈值电压和所述第二阈值电压之和时，所述高压静电保护结构电连通所述高压电源和接地端。

本申请提供一种高压静电保护结构及其形成方法以及一种d-TOF器件，所述高压静电保护结构包括两个串联的二极管，所述二极管在一定的阈值电压下能够电连通从而将高压电源接地，避免高压电源在封装或打线过程中以及高压电源在上电过程中或电压不稳定情况下损伤d-TOF器件。

附图说明

以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：

图1至图8为本申请实施例所述的高压静电保护结构的形成方法中各步骤的结构示意图；

图9为本申请实施例所述的d-TOF器件的结构示意图。

具体实施方式

以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。

下面结合实施例和附图对本发明技术方案进行详细说明。

对于d-TOF器件中高压电流损伤器件的情况，目前的一些高压静电保护方案主要包括：针对封装打线过程中引入的静电脉冲，目前主要是通过对打线机台和工艺做流程管控来实现，但对工艺流程的管控会降低效率且增加成本；针对外接高压上电或供电电压不稳定的情况，目前有一部分采用芯片外挂静电保护器件来实现保护，但外挂静电保护器件会增加芯片的体积和重量。并且这两种方案都具有针对性，不能兼顾两种情况。

总而言之，由于d-TOF技术目前还处于新兴探索阶段，所以对SPAD高压端静电保护方案还没有一种比较统一的有效的做法。

针对上述问题，本申请提供一种高压静电保护结构及其形成方法以及一种d-TOF器件，所述高压静电保护结构包括两个串联的二极管，所述二极管在一定的阈值电压下能够电连通从而将高压电源接地，避免高压电源在封装或打线过程中以及高压电源在上电过程中或电压不稳定情况下损伤d-TOF器件。

图1至图8为本申请实施例所述的高压静电保护结构的形成方法中各步骤的结构示意图。下面结合附图对本申请实施例所述的高压静电保护结构的形成方法进行详细说明。

参考图1至图2所示，提供逻辑晶圆100，所述逻辑晶圆100中设置有第一二极管结构，所述第一二极管结构在第一阈值电压下电连通。本申请的技术方案是为了保护d-TOF器件不被高于工作电压的高压电流损伤，因此，所述第一二极管结构在正常的工作电压下不会连通，不会影响器件工作，只有在所述工作电压出现波动导致实际电压超过了设定的最高工作电压时，所述第一二极管结构才会连通，从而将高压电流接地，保护器件。

在本申请的一些实施例中，所述逻辑晶圆100为所述d-TOF器件中制作逻辑器件的晶圆。所述第一二极管结构可以与其他逻辑器件一样在逻辑晶圆中制作，利用逻辑晶圆中未被利用的空间制作本申请技术方案中的第一二极管结构等，不会增加原来器件的面积。

参考图1所示，提供第一衬底110，所述第一衬底110中形成有阱区120，所述阱区120表面还形成有第一掺杂区130和第二掺杂区140，所述第一掺杂区130、所述第二掺杂区140和所述阱区120构成所述第一二极管结构。

在本申请的一些实施例中，形成所述所述第一掺杂区130、所述第二掺杂区140和所述阱区120的方法包括离子注入工艺。

在本申请的一些实施例中，所述第一掺杂区130和所述第二掺杂区140中的至少一个和所述阱区120的掺杂类型相反，所述第一掺杂区130和所述第二掺杂区140在所述第一阈值电压下电连通。

在本实施例中，所述第一掺杂区130的掺杂类型与所述阱区120的掺杂类型相反，所述第二掺杂区140的掺杂类型与所述阱区120的掺杂类型相同。例如，所述第一掺杂区130的掺杂类型为P型，所述第二掺杂区140的掺杂类型为N型，所述阱区120的掺杂类型为N型。所述第一二极管结构(由所述第一掺杂区130、所述第二掺杂区140和所述阱区120构成)的工作原理为：当所述第一二极管结构被施加的电压在所述第一电压阈值之下时，所述第一掺杂区130和所述阱区120之间由于掺杂类型不同而形成PN结，因此所述第一掺杂区130和所述阱区120没有电连通，进而所述第一掺杂区130和所述第二掺杂区140也没有电连通；当所述第一二极管结构被施加的电压大于等于所述第一电压阈值时，所述PN结被击穿导致所述第一掺杂区130和所述阱区120电连通，进而所述第一掺杂区130和所述第二掺杂区140也电连通。

在本申请的另一些实施例中，也可以是所述第一掺杂区130的掺杂类型与所述阱区120的掺杂类型相同，所述第二掺杂区140的掺杂类型与所述阱区120的掺杂类型相反。在本申请的另一些实施例中，也可以是所述第一掺杂区130和所述第二掺杂区140的掺杂类型都与所述阱区120的掺杂类型相反。

在本申请的一些实施例中，所述第一掺杂区130、所述第二掺杂区140和所述阱区120的掺杂类型可以根据第二二极管结构的P/N类型来设置。具体地，所述第一二极管和所述第二二极管的PN结的单向导通方向一致。

在本申请的一些实施例中，所述第一掺杂区130和所述第二掺杂区140的掺杂浓度大于所述阱区120的掺杂浓度。因为所述第一掺杂区130和所述第二掺杂区140要兼顾金属和半导体材料之间的欧姆接触，所以掺杂浓度需要比较大。所述第一掺杂区130的掺杂浓度例如为5e19至5e20atom/cm3；所述第二掺杂区140的掺杂浓度例如为5e19至5e20atom/cm3；所述阱区120的掺杂浓度例如为5e15至1e18atom/cm3。通过控制所述第一掺杂区130、所述第二掺杂区140与所述阱区120之间的掺杂浓度差，可以控制所述第一阈值电压的大小。

在本申请的一些实施例中，所述第一阈值电压为5至15V。

在本申请的一些实施例中，所述第一衬底110中形成的第一二极管结构的数量可以是多个。附图中出于简洁的目的仅示出了一个第一二极管结构。

在本申请的一些实施例中，所述第一衬底110中的第一二极管结构也可以替换成其他能够起到相同作用的结构，例如GGNMOS和GDPMOS等结构。

参考图2所示，在所述第一衬底110表面形成第一介质层150，所述第一介质层150中形成有贯穿所述第一介质层150且分别电连接所述第一掺杂区130和所述第二掺杂区140的第一金属连接结构160和第二金属连接结构170。

在本申请的一些实施例中，所述第一介质层150的材料为氧化硅。形成所述第一介质层150的方法包括化学气相沉积工艺或物理气相沉积工艺等。

需要说明的是，附图中仅仅是大致示出所述第一金属连接结构160和第二金属连接结构170的连接关系以及位置和形状。实际上，所述第一金属连接结构160和第二金属连接结构170为多层金属连线，与常规后端工艺中形成的多层金属连线相同。

在本申请的一些实施例中，所述第一介质层150表面还形成有若干嵌入所述第一介质层150的键合焊垫(图中未示出)，用于进行混合键合。

参考图3至图6所示，提供像素晶圆200，所述像素晶圆200中形成有第二二极管结构，与所述第一二极管结构串联，所述第二二极管结构在第二阈值电压下电连通。本申请的技术方案是为了保护d-TOF器件不被高于工作电压的高压电流损伤，因此，所述第二二极管结构在正常的工作电压下不会连通，不会影响器件工作，只有在所述工作电压出现波动导致实际电压超过了设定的最高工作电压时，所述第二二极管结构才会连通，从而将高压电流接地，保护器件。所述第一二极管结构和所述第二二极管结构串联，因此所述高压静电保护结构的综合阈值电压为所述第一阈值电压和所述第二阈值电压之和。

在本申请的一些实施例中，所述像素晶圆200为所述d-TOF器件中制作像素元件的晶圆。所述第二二极管结构可以与像素元件一样在像素晶圆中制作，利用像素晶圆中未被利用的空间制作本申请技术方案中的第二二极管结构等，不会增加原来器件的面积。

参考图3所示，提供第二衬底210，所述第二衬底210中形成有掩埋阱区220，所述掩埋阱区220中形成有第三掺杂区230和第四掺杂区240，所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220构成所述第二二极管结构。

在本申请的一些实施例中，形成所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220的方法包括离子注入工艺。

在本申请的一些实施例中，所述第二二极管结构为multi-finger的结构，在这种结构中，所述第三掺杂区230和所述第四掺杂区240的掺杂类型相反，所述第三掺杂区230和所述第四掺杂区240的其中一个与所述掩埋阱区220的掺杂类型相同，所述第三掺杂区230和所述第四掺杂区240在所述第二阈值电压下电连通。

在本实施例中，所述第三掺杂区230和所述第四掺杂区240的掺杂类型相反，所述第四掺杂区240与所述掩埋阱区220的掺杂类型相同。例如，所述第三掺杂区230的掺杂类型为P型，所述第四掺杂区240的掺杂类型为N型，所述掩埋阱区220的掺杂类型为N型。所述第二二极管结构(由所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220构成)的工作原理为：当所述第二二极管结构被施加的电压在所述第二电压阈值之下时，所述第三掺杂区230和所述掩埋阱区220之间由于掺杂类型不同而形成PN结，因此所述第三掺杂区230和所述掩埋阱区220没有电连通，进而所述第三掺杂区230和所述第四掺杂区240也没有电连通；当所述第二二极管结构被施加的电压大于等于所述第二电压阈值时，所述PN结被击穿导致所述第三掺杂区230和所述掩埋阱区220电连通，进而所述第三掺杂区230和所述第四掺杂区240也电连通。

在本申请的另一些实施例中，也可以是所述第三掺杂区230的掺杂类型与所述掩埋阱区220的掺杂类型相同，所述第四掺杂区240的掺杂类型与所述掩埋阱区220的掺杂类型相反。

在本申请的一些实施例中，所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220的掺杂类型可以根据所述d-TOF器件的类型来设置。对于P型SPAD(用SPAD轻掺杂的公共端定义N/P型)，所述第三掺杂区230是P型，而所述第四掺杂区240是N型，所述掩埋阱区220可以是N型或者P型。对于N型SPAD，所述第三掺杂区230是N型，而所述第四掺杂区240是P型，所述掩埋阱区220可以是N型或者P型。

在本申请的一些实施例中，所述第三掺杂区230和所述第四掺杂区240的掺杂浓度大于所述掩埋阱区220的掺杂浓度。所述第三掺杂区230的掺杂浓度例如为5e16至1e18atom/cm

在本申请的一些实施例中，所述第二阈值电压为20至60V。

在本申请的一些实施例中，所述第三掺杂区230和所述第四掺杂区240的总宽度大于500微米。

在本申请的一些实施例中，所述第三掺杂区230表面还可以形成有第三高掺杂区231，所述第三高掺杂区231的掺杂浓度高于所述第三掺杂区230的掺杂浓度，所述第三高掺杂区231用于提高所述第三掺杂区230的电连接性；所述第四掺杂区240表面还可以形成有第四高掺杂区241，所述第四高掺杂区241的掺杂浓度高于所述第四掺杂区240的掺杂浓度，所述第四高掺杂区241用于提高所述第四掺杂区240的电连接性。为了实现欧姆接触，所述第三高掺杂区231和所述第四高掺杂区241的掺杂浓度大于5e19atom/cm

在本申请的另一些实施例中，所述第二二极管结构还可以是BJT结构，在这种结构中，所述第三掺杂区230和所述第四掺杂区240的掺杂类型相同，所述第三掺杂区230和所述第四掺杂区240与所述掩埋阱区220的掺杂类型相反，所述第三掺杂区230和所述第四掺杂区240在所述第二阈值电压下电连通。

例如，所述第三掺杂区230的掺杂类型为P型，所述第四掺杂区240的掺杂类型为P型，所述掩埋阱区220的掺杂类型为N型。所述第二二极管结构(由所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220构成)的工作原理为：当所述第二二极管结构被施加的电压在所述第二电压阈值之下时，所述第三掺杂区230以及所述第四掺杂区240和所述掩埋阱区220之间由于掺杂类型不同而形成PNP或者NPN结，因此所述第三掺杂区230和所述掩埋阱区220没有电连通或者所述第四掺杂区240和所述掩埋阱区220没有电连通，进而所述第三掺杂区230和所述第四掺杂区240没有电连通；当所述第二二极管结构被施加的电压大于等于所述第二电压阈值时，所述第三掺杂区230和所述第四掺杂区240扩大导致所述第三掺杂区230和所述第四掺杂区240直接接触进而电连通。

在本申请的一些实施例中，所述第三掺杂区230和所述第四掺杂区240的间距为0.4至2微米。通过控制所述间距可以控制所述第二阈值电压的大小，所述间距越大，所述第二阈值电压越大。

在本申请的一些实施例中，这种BJT结构中，所述第三掺杂区230和所述第四掺杂区240的两侧还设置有第五掺杂区(图3中未示出，后文中会另行说明和展示)，所述第五掺杂区与所述第三掺杂区230和所述第四掺杂区240的掺杂类型相反。所述第五掺杂区用于与所述第三掺杂区230和所述第四掺杂区240之间形成PN结从而保护所述第三掺杂区230和所述第四掺杂区240。

在本申请的一些实施例中，所述第二衬底210中形成的第二二极管结构的数量可以是多个。附图中出于简洁的目的仅示出了一个第二二极管结构。

参考图4所示，在所述第二衬底210表面形成第二介质层250，所述第二介质层250中设置有用于电连接所述第一掺杂区130和所述第四掺杂区240的第三金属连接结构260。

在本申请的一些实施例中，所述第二介质层250的材料为氧化硅。形成所述第二介质层250的方法包括化学气相沉积工艺或物理气相沉积工艺等。

需要说明的是，附图中仅仅是大致示出所述第三金属连接结构260的连接关系以及位置和形状。实际上，所述第三金属连接结构260为多层金属连线，与常规后端工艺中形成的多层金属连线相同。

在本申请的一些实施例中，所述第二介质层250表面还形成有若干嵌入所述第二介质层250的键合焊垫(图中未示出)，用于进行混合键合。

参考图5所示，在所述第二衬底210中形成第一硅通孔结构270，位于所述掩埋阱区220的一侧，所述第一硅通孔结构270贯穿所述第二衬底210且延伸至所述第二介质层250中，所述第一硅通孔结构270电连接所述第三掺杂区230和所述d-TOF器件的高压电源端；在所述第二衬底210中形成第二硅通孔结构280，位于所述掩埋阱区220的另一侧，所述第二硅通孔结构280贯穿所述第二衬底210且延伸至所述第二介质层250中，所述第二硅通孔结构280用于电连接所述第二掺杂区140和所述d-TOF器件的接地端。

具体地，所述高压静电保护结构的电连接关系可以简化为：高压电源-第二二极管结构-第一二极管机构-接地。当所述高压电源端的电压大于等于所述第一阈值电压和所述第二阈值电压之和时，所述第一二极管结构和所述第二二极管结构连通，进而将所述高压电源接地，从而保护所述d-TOF器件不被高压损伤。

参考图6所示，图6为本申请实施例所述的multi-finger结构的第二二极管结构的电连接示意图。其中，若干所述第三掺杂区230和第四掺杂区240交替分布与第二衬底220中，所述第三掺杂区230电连接高压电源HV，所述第四掺杂区240接地GND。

参考图7所示，图7为本申请实施例所述的BJT结构的第二二极管结构的电连接示意图。其中，若干所述第三掺杂区230和第四掺杂区240交替分布与第二衬底220中，所述第三掺杂区230电连接高压电源HV，所述第四掺杂区240接地GND。所述第三掺杂区230和所述第四掺杂区240的两侧还设置有前文所述的第五掺杂区290。根据SPAD的类型和BJT结构的类型不同，所述第五掺杂区290可以电连接所述高压电源HV或接地GND。

参考图8所示，将所述逻辑晶圆100和所述像素晶圆200键合，其中，所述第二二极管结构的第一端电连接d-TOF器件的高压电源端，所述第二二极管结构的第二端电连接所述第一二极管结构的第一端，所述第一二极管结构的第二端电连接所述d-TOF器件的接地端。

在本申请的一些实施例中，所述逻辑晶圆100和所述像素晶圆200的键合方式为混合键合。这种键合方式可以直接利用键合焊垫实现两片晶圆的电连接，比熔融键合的方式结构简单。

本申请所述的一种高压静电保护结构的形成方法，所述高压静电保护结构包括两个串联的二极管，所述二极管在一定的阈值电压下能够电连通从而将高压电源接地，避免高压电源在封装或打线过程中以及高压电源在上电过程中或电压不稳定情况下损伤d-TOF器件。

本申请的实施例还提供一种高压静电保护结构，参考图8所示，包括：逻辑晶圆100，所述逻辑晶圆100中设置有第一二极管结构，所述第一二极管结构在第一阈值电压下电连通；像素晶圆200，所述像素晶圆200中设置有第二二极管结构，与所述第一二极管结构串联，所述第二二极管结构在第二阈值电压下电连通；其中，所述逻辑晶圆100和所述像素晶圆200键合，所述第二二极管结构的第一端电连接d-TOF器件的高压电源端，所述第二二极管结构的第二端电连接所述第一二极管结构的第一端，所述第一二极管结构的第二端电连接所述d-TOF器件的接地端。

参考图8所示，所述逻辑晶圆100中设置有第一二极管结构，所述第一二极管结构在第一阈值电压下电连通。本申请的技术方案是为了保护d-TOF器件不被高于工作电压的高压电流损伤，因此，所述第一二极管结构在正常的工作电压下不会连通，不会影响器件工作，只有在所述工作电压出现波动导致实际电压超过了设定的最高工作电压时，所述第一二极管结构才会连通，从而将高压电流接地，保护器件。

在本申请的一些实施例中，所述逻辑晶圆100为所述d-TOF器件中制作逻辑器件的晶圆。所述第一二极管结构可以与其他逻辑器件一样在逻辑晶圆中制作，利用逻辑晶圆中未被利用的空间制作本申请技术方案中的第一二极管结构等，不会增加原来器件的面积。

继续参考图8所示，所述逻辑晶圆100包括：第一衬底110，所述第一衬底110中设置有阱区120，所述阱区120表面还设置有第一掺杂区130和第二掺杂区140，所述第一掺杂区130、所述第二掺杂区140和所述阱区120构成所述第一二极管结构。

在本申请的一些实施例中，所述第一掺杂区130和所述第二掺杂区140中的至少一个和所述阱区120的掺杂类型相反，所述第一掺杂区130和所述第二掺杂区140在所述第一阈值电压下电连通。

在本实施例中，所述第一掺杂区130的掺杂类型与所述阱区120的掺杂类型相反，所述第二掺杂区140的掺杂类型与所述阱区120的掺杂类型相同。例如，所述第一掺杂区130的掺杂类型为P型，所述第二掺杂区140的掺杂类型为N型，所述阱区120的掺杂类型为N型。所述第一二极管结构(由所述第一掺杂区130、所述第二掺杂区140和所述阱区120构成)的工作原理为：当所述第一二极管结构被施加的电压在所述第一电压阈值之下时，所述第一掺杂区130和所述阱区120之间由于掺杂类型不同而形成PN结，因此所述第一掺杂区130和所述阱区120没有电连通，进而所述第一掺杂区130和所述第二掺杂区140也没有电连通；当所述第一二极管结构被施加的电压大于等于所述第一电压阈值时，所述PN结被击穿导致所述第一掺杂区130和所述阱区120电连通，进而所述第一掺杂区130和所述第二掺杂区140也电连通。

在本申请的另一些实施例中，也可以是所述第一掺杂区130的掺杂类型与所述阱区120的掺杂类型相同，所述第二掺杂区140的掺杂类型与所述阱区120的掺杂类型相反。在本申请的另一些实施例中，也可以是所述第一掺杂区130和所述第二掺杂区140的掺杂类型都与所述阱区120的掺杂类型相反。

在本申请的一些实施例中，所述第一掺杂区130、所述第二掺杂区140和所述阱区120的掺杂类型可以根据第二二极管结构的P/N类型来设置。具体地，所述第一二极管和所述第二二极管的PN结的单向导通方向一致。

在本申请的一些实施例中，所述第一掺杂区130和所述第二掺杂区140的掺杂浓度大于所述阱区120的掺杂浓度。因为所述第一掺杂区130和所述第二掺杂区140要兼顾金属和半导体材料之间的欧姆接触，所以掺杂浓度需要比较大。所述第一掺杂区130的掺杂浓度例如为5e19至5e20atom/cm3；所述第二掺杂区140的掺杂浓度例如为5e19至5e20atom/cm3；所述阱区120的掺杂浓度例如为5e15至1e18atom/cm3。通过控制所述第一掺杂区130、所述第二掺杂区140与所述阱区120之间的掺杂浓度差，可以控制所述第一阈值电压的大小。

在本申请的一些实施例中，所述第一阈值电压为5至15V。

在本申请的一些实施例中，所述第一衬底110中形成的第一二极管结构的数量可以是多个。附图中出于简洁的目的仅示出了一个第一二极管结构。

在本申请的一些实施例中，所述第一衬底110中的第一二极管结构也可以替换成其他能够起到相同作用的结构，例如GGNMOS和GDPMOS等结构。

继续参考图8所示，所述逻辑晶圆100还包括第一介质层150，位于所述第一衬底110表面，所述第一介质层150中设置有贯穿所述第一介质层150且分别电连接所述第一掺杂区130和所述第二掺杂区140的第一金属连接结构160和第二金属连接结构170。

在本申请的一些实施例中，所述第一介质层150的材料为氧化硅。

需要说明的是，附图中仅仅是大致示出所述第一金属连接结构160和第二金属连接结构170的连接关系以及位置和形状。实际上，所述第一金属连接结构160和第二金属连接结构170为多层金属连线，与常规后端工艺中形成的多层金属连线相同。

在本申请的一些实施例中，所述第一介质层150表面还形成有若干嵌入所述第一介质层150的键合焊垫(图中未示出)，用于进行混合键合。

继续参考图8所示，所述像素晶圆200中设置有第二二极管结构，与所述第一二极管结构串联，所述第二二极管结构在第二阈值电压下电连通。本申请的技术方案是为了保护d-TOF器件不被高于工作电压的高压电流损伤，因此，所述第二二极管结构在正常的工作电压下不会连通，不会影响器件工作，只有在所述工作电压出现波动导致实际电压超过了设定的最高工作电压时，所述第二二极管结构才会连通，从而将高压电流接地，保护器件。所述第一二极管结构和所述第二二极管结构串联，因此所述高压静电保护结构的综合阈值电压为所述第一阈值电压和所述第二阈值电压之和。

在本申请的一些实施例中，所述像素晶圆200为所述d-TOF器件中制作像素元件的晶圆。所述第二二极管结构可以与像素元件一样在像素晶圆中制作，利用像素晶圆中未被利用的空间制作本申请技术方案中的第二二极管结构等，不会增加原来器件的面积。

继续参考图8所示，所述像素晶圆200包括：第二衬底210，所述第二衬底210中设置有掩埋阱区220，所述掩埋阱区220中设置有第三掺杂区230和第四掺杂区240，所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220构成所述第二二极管结构。

在本申请的一些实施例中，所述第二二极管结构为multi-finger的结构，在这种结构中，所述第三掺杂区230和所述第四掺杂区240的掺杂类型相反，所述第三掺杂区230和所述第四掺杂区240的其中一个与所述掩埋阱区220的掺杂类型相同，所述第三掺杂区230和所述第四掺杂区240在所述第二阈值电压下电连通。

在本实施例中，所述第三掺杂区230和所述第四掺杂区240的掺杂类型相反，所述第四掺杂区240与所述掩埋阱区220的掺杂类型相同。例如，所述第三掺杂区230的掺杂类型为P型，所述第四掺杂区240的掺杂类型为N型，所述掩埋阱区220的掺杂类型为N型。所述第二二极管结构(由所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220构成)的工作原理为：当所述第二二极管结构被施加的电压在所述第二电压阈值之下时，所述第三掺杂区230和所述掩埋阱区220之间由于掺杂类型不同而形成PN结，因此所述第三掺杂区230和所述掩埋阱区220没有电连通，进而所述第三掺杂区230和所述第四掺杂区240也没有电连通；当所述第二二极管结构被施加的电压大于等于所述第二电压阈值时，所述PN结被击穿导致所述第三掺杂区230和所述掩埋阱区220电连通，进而所述第三掺杂区230和所述第四掺杂区240也电连通。

在本申请的另一些实施例中，也可以是所述第三掺杂区230的掺杂类型与所述掩埋阱区220的掺杂类型相同，所述第四掺杂区240的掺杂类型与所述掩埋阱区220的掺杂类型相反。

在本申请的一些实施例中，所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220的掺杂类型可以根据所述d-TOF器件的类型来设置。对于P型SPAD(用SPAD轻掺杂的公共端定义N/P型)，所述第三掺杂区230是P型，而所述第四掺杂区240是N型，所述掩埋阱区220可以是N型或者P型。对于N型SPAD，所述第三掺杂区230是N型，而所述第四掺杂区240是P型，所述掩埋阱区220可以是N型或者P型。

在本申请的一些实施例中，所述第三掺杂区230和所述第四掺杂区240的掺杂浓度大于所述掩埋阱区220的掺杂浓度。所述第三掺杂区230的掺杂浓度例如为5e16至1e18atom/cm

在本申请的一些实施例中，所述第二阈值电压为20至60V。

在本申请的一些实施例中，所述第三掺杂区230和所述第四掺杂区240的总宽度大于500微米。

在本申请的一些实施例中，所述第三掺杂区230表面还可以形成有第三高掺杂区231，所述第三高掺杂区231的掺杂浓度高于所述第三掺杂区230的掺杂浓度，所述第三高掺杂区231用于提高所述第三掺杂区230的电连接性；所述第四掺杂区240表面还可以形成有第四高掺杂区241，所述第四高掺杂区241的掺杂浓度高于所述第四掺杂区240的掺杂浓度，所述第四高掺杂区241用于提高所述第四掺杂区240的电连接性。为了实现欧姆接触，所述第三高掺杂区231和所述第四高掺杂区241的掺杂浓度大于5e19atom/cm

在本申请的另一些实施例中，所述第二二极管结构还可以是BJT结构，在这种结构中，所述第三掺杂区230和所述第四掺杂区240的掺杂类型相同，所述第三掺杂区230和所述第四掺杂区240与所述掩埋阱区220的掺杂类型相反，所述第三掺杂区230和所述第四掺杂区240在所述第二阈值电压下电连通。

例如，所述第三掺杂区230的掺杂类型为P型，所述第四掺杂区240的掺杂类型为P型，所述掩埋阱区220的掺杂类型为N型。所述第二二极管结构(由所述第三掺杂区230、所述第四掺杂区240和所述掩埋阱区220构成)的工作原理为：当所述第二二极管结构被施加的电压在所述第二电压阈值之下时，所述第三掺杂区230以及所述第四掺杂区240和所述掩埋阱区220之间由于掺杂类型不同而形成PNP或者NPN结，因此所述第三掺杂区230和所述掩埋阱区220没有电连通或者所述第四掺杂区240和所述掩埋阱区220没有电连通，进而所述第三掺杂区230和所述第四掺杂区240没有电连通；当所述第二二极管结构被施加的电压大于等于所述第二电压阈值时，所述第三掺杂区230和所述第四掺杂区240扩大导致所述第三掺杂区230和所述第四掺杂区240直接接触进而电连通。

在本申请的一些实施例中，所述第三掺杂区230和所述第四掺杂区240的间距为0.4至2微米。通过控制所述间距可以控制所述第二阈值电压的大小，所述间距越大，所述第二阈值电压越大。

在本申请的一些实施例中，这种BJT结构中，所述第三掺杂区230和所述第四掺杂区240的两侧还设置有第五掺杂区，所述第五掺杂区与所述第三掺杂区230和所述第四掺杂区240的掺杂类型相反。所述第五掺杂区用于与所述第三掺杂区230和所述第四掺杂区240之间形成PN结从而保护所述第三掺杂区230和所述第四掺杂区240。

在本申请的一些实施例中，所述第二衬底210中形成的第二二极管结构的数量可以是多个。附图中出于简洁的目的仅示出了一个第二二极管结构。

继续参考图8所示，所述像素晶圆200还包括第二介质层250，位于所述第二衬底210表面，所述第二介质层250中设置有用于电连接所述第一掺杂区130和所述第四掺杂区240的第三金属连接结构260。

在本申请的一些实施例中，所述第二介质层250的材料为氧化硅。

需要说明的是，附图中仅仅是大致示出所述第三金属连接结构260的连接关系以及位置和形状。实际上，所述第三金属连接结构260为多层金属连线，与常规后端工艺中形成的多层金属连线相同。

在本申请的一些实施例中，所述第二介质层250表面还形成有若干嵌入所述第二介质层250的键合焊垫(图中未示出)，用于进行混合键合。

继续参考图8所示，所述像素晶圆200还包括：第一硅通孔结构270，位于所述掩埋阱区220的一侧，所述第一硅通孔结构270贯穿所述第二衬底210且延伸至所述第二介质层250中，所述第一硅通孔结构270电连接所述第三掺杂区230和所述d-TOF器件的高压电源端；第二硅通孔结构280，位于所述掩埋阱区220的另一侧，所述第二硅通孔结构280贯穿所述第二衬底210且延伸至所述第二介质层250中，所述第二硅通孔结构280用于电连接所述第二掺杂区140和所述d-TOF器件的接地端。

具体地，所述高压静电保护结构的电连接关系可以简化为：高压电源-第二二极管结构-第一二极管机构-接地。当所述高压电源端的电压大于等于所述第一阈值电压和所述第二阈值电压之和时，所述第一二极管结构和所述第二二极管结构连通，进而将所述高压电源接地，从而保护所述d-TOF器件不被高压损伤。

参考图6所示，图6为本申请实施例所述的multi-finger结构的第二二极管结构的电连接示意图。其中，若干所述第三掺杂区230和第四掺杂区240交替分布与第二衬底220中，所述第三掺杂区230电连接高压电源HV，所述第四掺杂区240接地GND。

参考图7所示，图7为本申请实施例所述的BJT结构的第二二极管结构的电连接示意图。其中，若干所述第三掺杂区230和第四掺杂区240交替分布与第二衬底220中，所述第三掺杂区230电连接高压电源HV，所述第四掺杂区240接地GND。所述第三掺杂区230和所述第四掺杂区240的两侧还设置有前文所述的第五掺杂区290。根据SPAD的类型和BJT结构的类型不同，所述第五掺杂区290可以电连接所述高压电源HV或接地GND。

继续参考图8所示，所述逻辑晶圆100和所述像素晶圆200键合，其中，所述第二二极管结构的第一端电连接d-TOF器件的高压电源端，所述第二二极管结构的第二端电连接所述第一二极管结构的第一端，所述第一二极管结构的第二端电连接所述d-TOF器件的接地端。

在本申请的一些实施例中，所述逻辑晶圆100和所述像素晶圆200的键合方式为混合键合。这种键合方式可以直接利用键合焊垫实现两片晶圆的电连接，比熔融键合的方式结构简单。

本申请所述的一种高压静电保护结构，所述高压静电保护结构包括两个串联的二极管，所述二极管在一定的阈值电压下能够电连通从而将高压电源接地，避免高压电源在封装或打线过程中以及高压电源在上电过程中或电压不稳定情况下损伤d-TOF器件。

图9为本申请实施例所述的d-TOF器件的结构示意图。

本申请的实施例还提供一种d-TOF器件，参考图9所示，包括：高压电源HV；单光子雪崩二极管340(SPAD)，与所述高压电源HV连接；时间数字转换器310(TDC)，一端与所述单光子雪崩二极管340连接，另一端连接检测电压V

所述d-TOF器件中的单光子雪崩二极管340、时间数字转换器310、重置电路320和猝灭电路330都与常规d-TOF器件中的对应结构相同，在此不做赘述。

本申请提供一种高压静电保护结构及其形成方法以及一种d-TOF器件，所述高压静电保护结构包括两个串联的二极管，所述二极管在一定的阈值电压下能够电连通从而将高压电源接地，避免高压电源在封装或打线过程中以及高压电源在上电过程中或电压不稳定情况下损伤d-TOF器件。

综上所述，在阅读本申请内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本申请意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本申请的示例性实施例的精神和范围内。

应当理解，本实施例使用的术语“和/或”包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作“连接”或“耦接”至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。

类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，也可以存在中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本申请文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。

还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本申请的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。

此外，本申请说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。