包含横向起伏存储器材料层的三维存储器装置及其形成方法

本申请要求2021年3月4日提交的第17/192,603号美国非临时申请以及2021年3月4日提交的第17/192,668号美国非临时申请的优先权权益；以上美国非临时申请的全部内容以引用的方式并入本文中。

技术领域

本公开大体上涉及半导体装置领域，且具体地说，涉及一种包含横向起伏存储器材料层的三维存储器装置及其制造方法。

背景技术

在T.Endoh等人的标题为“具有堆叠包围栅极晶体管(S-SGT)结构化单元的新型超高密度存储器(Novel Ultra High Density Memory With A Stacked-Surrounding GateTransistor(S-SGT)Structured Cell)”(IEDM学报(2001)33-36)的论文中公开了每单元具有一个位的三维竖直NAND串。

发明内容

根据本公开的一方面，提供一种存储器装置，其包括：绝缘层和导电层的交替堆叠；存储器开口，其竖直地延伸穿过所述交替堆叠；以及存储器开口填充结构，其位于所述存储器开口中且包括竖直半导体通道、具有横向起伏竖直横截面轮廓且横向包围所述竖直半导体通道的存储器材料层以及绝缘材料部分的竖直堆叠，其中所述绝缘材料部分的竖直堆叠内的每个绝缘材料部分从绝缘层突出到存储器开口中。

根据本公开的另一方面，提供一种形成半导体结构的方法，其包括：在衬底上方形成牺牲材料层和牺牲材料层的交替堆叠；穿过所述交替堆叠形成存储器开口；通过相对于所述存储器开口周围的绝缘层选择性地使所述牺牲材料层横向凹进来在所述存储器开口周围在所述牺牲材料层的层级处形成横向凹部；在所述横向凹部中形成电介质金属氧化物部分的竖直堆叠；通过在所述存储器开口内在所述绝缘层的侧壁的层级处选择性地生长绝缘材料、同时抑制从所述电介质金属氧化物部分的竖直堆叠的物理上暴露表面生长所述绝缘材料，来形成绝缘材料部分的竖直堆叠；在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构包括所述电介质金属氧化物部分的竖直堆叠、所述绝缘材料部分的竖直堆叠、依序形成于所述绝缘材料部分竖直堆叠上方的存储器材料层和竖直半导体通道；以及用导电层替换所述牺牲材料层。

根据本公开的又一方面，一种存储器装置包括：绝缘层和导电层的交替堆叠；存储器开口，其竖直地延伸穿过所述交替堆叠；以及存储器开口填充结构，其位于所述存储器开口中且包括竖直半导体通道、横向包围所述竖直半导体通道的存储器材料层、位于多个绝缘层的层级处的内绝缘间隔物的竖直堆叠以及位于所述内绝缘间隔物中的相应内绝缘间隔物上且各自具有比所述内绝缘间隔物中的所述相应内绝缘间隔物更小的竖直范围的外绝缘间隔物的竖直堆叠。

根据本公开的再一方面，一种形成存储器装置的方法包括：在衬底上方形成绝缘层和牺牲材料层的交替堆叠；穿过竖直重复形成存储器开口；通过相对于所述存储器开口周围的所述牺牲材料层选择性地使所述绝缘层横向凹进来在所述存储器开口周围在所述绝缘层的层级处形成横向凹部；在所述交替堆叠的在所述存储器开口周围的物理上暴露表面上形成氧化硅衬里；通过在所述横向凹部的未填充容积中沉积外绝缘间隔物材料来形成外绝缘间隔物的竖直堆叠；通过从所述外绝缘间隔物的竖直堆叠的物理上暴露表面选择性地生长内绝缘间隔物材料、同时抑制从所述氧化硅衬里的物理上暴露表面生长所述内绝缘间隔物材料，来形成内绝缘间隔物的竖直堆叠；在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构包括所述氧化硅衬里、所述外绝缘间隔物的竖直堆叠、所述内绝缘间隔物的竖直堆叠、依序形成于所述内绝缘间隔物的竖直堆叠上方的存储器材料层和竖直半导体通道；以及用导电层替换所述牺牲材料层。

附图说明

图1是根据本公开的第一实施例的在形成至少一个外围装置、半导体材料层和栅极电介质层之后的第一示例性结构的示意性竖直横截面图。

图2是根据本公开的第一实施例的在形成绝缘层和牺牲材料层的交替堆叠之后的第一示例性结构的示意性竖直横截面图。

图3是根据本公开的第一实施例在形成阶梯式平台(terrace)和逆向阶梯式电介质材料部分之后的第一示例性结构的示意性竖直横截面图。

图4A是根据本公开的第一实施例的在形成存储器开口和支撑开口之后的第一示例性结构的示意性竖直横截面图。

图4B是图4A的第一示例性结构的俯视图。竖直平面A-A'为图4A的横截面的平面。

图5A-5K是根据本公开的第一实施例的在形成存储器开口填充结构期间在第一示例性结构内的存储器开口的依序示意性竖直横截面图。

图6是根据本公开的第一实施例的在形成存储器堆叠结构和支撑柱结构之后的第一示例性结构的示意性竖直横截面图。

图7A是根据本公开的第一实施例的在形成背侧沟槽之后的第一示例性结构的示意性竖直横截面图。

图7B是图7A的第一示例性结构的部分透视俯视图。竖直平面A-A'是图7A的示意性竖直横截面图的平面。

图7C是图7A的第一示例性结构的区的放大图。

图8A是根据本公开的第一实施例的在形成背侧凹部之后的第一示例性结构的示意性竖直横截面图。

图8B是图8A的第一示例性结构的区的放大图。

图9A是根据本公开的第一实施例的在去除电介质金属氧化物部分之后的第一示例性结构的示意性竖直横截面图。

图9B是图9A的第一示例性结构的区的放大图。

图10A是根据本公开的第一实施例在背侧凹部中形成导电层之后的第一示例性结构的示意性竖直横截面图。

图10B是图10A的第一示例性结构的区的放大图。

图11是根据本公开的第一实施例的在每个背侧沟槽中形成绝缘间隔物和背侧触点结构之后的第一示例性结构的示意性竖直横截面图。

图12A是根据本公开的第一实施例的在形成额外触点通孔结构之后的第一示例性结构的示意性竖直横截面图。

图12B是图12A的第一示例性结构的俯视图。竖直平面A-A'是图12A的示意性竖直横截面图的平面。

图12C是图12A的第一示例性结构的区的放大图。

图13A-13K是根据本公开的第二实施例的在形成存储器开口填充结构期间在第二示例性结构内的存储器开口的依序示意性竖直横截面图。

图14是根据本公开的第二实施例的在形成背侧沟槽之后的第二示例性结构的区的竖直横截面图。

图15是根据本公开的第二实施例的在形成背侧凹部之后的第二示例性结构的区的竖直横截面图。

图16是根据本公开的第二实施例的在将每个氧化硅衬里分成氧化硅部分的竖直堆叠之后的第二示例性结构的区的竖直横截面图。

图17是根据本公开的第二实施例在形成导电层之后的第二示例性结构的区的竖直横截面图。

图18A是根据本公开的第二实施例的在形成背侧触点通孔结构和额外触点通孔结构之后的第二示例性结构的区的竖直横截面图。

图18B是根据本公开的第二实施例在形成背侧触点通孔结构和额外触点通孔结构之后的第二示例性结构的替代配置的区的竖直横截面图。

图19A-19M是根据本公开的第三实施例在存储器开口填充结构的形成期间在第三示例性结构内的存储器开口的依序示意性竖直横截面图。

图20是根据本公开的第三实施例的在形成背侧沟槽之后的第三示例性结构的区的竖直横截面图。

图21是根据本公开的第三实施例的在形成背侧凹部之后的第三示例性结构的区的竖直横截面图。

图22是根据本公开的第三实施例的在形成导电层之后的第三示例性结构的区的竖直横截面图。

图23是根据本公开的第三实施例的在形成背侧触点通孔结构和额外触点通孔结构之后的第三示例性结构的区的竖直横截面图。

具体实施方式

如上文所论述，本公开涉及一种包含横向起伏存储器材料层的三维存储器装置及其制造方法，下文描述所述三维存储器装置及其制造方法的各种方面。本公开的实施例可用以形成包含多层级存储器结构的各种结构，本公开的非限制性实例包含包括多个NAND存储器串的半导体装置，例如三维存储器阵列装置。

附图未按比例绘制。除非明确地描述或以其它方式清楚地指示不存在元件的重复，否则在说明元件的单个实例的情况下，可重复元件的多个实例。例如“第一”、“第二”以及“第三”等序数仅用以标识类似元件，并且不同序数可跨越本公开的说明书和权利要求书来采用。术语“至少一个”元件是指包含单个元件的可能性和多个元件的可能性的所有可能性。

相同附图标记指代相同元件或类似元件。除非另外指示，否则假定具有相同附图标记的元件具有相同组成和相同功能。除非另外指示，否则元件之间的“接触”指代元件之间的直接接触，它提供由所述元件共享的边缘或表面。如果两个或更多个元件彼此不直接接触或彼此间不直接接触，则所述两个元件“彼此分开”或“彼此间分开”。如本文中所使用，位于第二元件“上”的第一元件可以位于第二元件的表面的外侧上或第二元件的内侧上。如本文中所使用，如果第一元件的表面与第二元件的表面之间存在物理接触，则第一元件“直接”位于第二元件“上”。如本文中所使用，如果第一元件与第二元件之间存在由至少一种导电材料组成的导电路径，则第一元件“电连接到”第二元件。如本文中所使用，“原型(prototype)”结构或“工序内”结构是指随后其中至少一个组件的形状或组成经过修改的暂时结构。

如本文中所使用，“层”指代包含具有厚度的区的材料部分。层可以在整个下伏或上覆结构上方延伸，或可以具有比下伏或上覆结构的范围小的范围。另外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区。例如，层可位于在连续结构的顶部表面与底部表面之间或在连续结构的顶部表面和底部表面处的任何一对水平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包含一个或多个层，或可以在其上、其上方和/或其下方具有一个或多个层。

通常，半导体裸片或半导体封装可以包含存储器芯片。每个半导体封装包含一个或多个裸片(例如，一个、两个或四个裸片)。裸片是可独立地执行命令或报告状态的最小单元。每个裸片含有一个或多个平面(通常一个或两个平面)。尽管存在一些限制，但相同的并行操作可以在每个平面上发生。每个平面含有数个块，所述块是可以在单个擦除操作中擦除的最小单元。每个块包含数个页，所述页是可编程的最小单元，即可对其执行读取操作的最小单元。

参考图1，示出了可用以例如制造含有竖直NAND存储器装置的装置结构的根据本公开的第一实施例的第一示例性结构。第一示例性结构包含衬底(9、10)，其可为半导体衬底。衬底可包含衬底半导体层9和可选的半导体材料层10。衬底半导体层9可为半导体晶片或半导体材料层，并且可包含至少一种元素半导体材料(例如，单晶硅晶片或层)、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料或本领域中已知的其它半导体材料。衬底可具有主表面7，其可为例如衬底半导体层9的最顶部表面。主表面7可为半导体表面。在一个实施例中，主表面7可为单晶半导体表面，例如单晶半导体表面。

如本文中所使用，“半导性材料”指代具有1.0×10

用于外围电路的至少一个半导体装置700可形成于衬底半导体层9的一部分上。所述至少一个半导体装置可包含例如场效应晶体管。例如，至少一个浅沟槽隔离结构720可以通过蚀刻衬底半导体层9的部分且在其中沉积电介质材料而形成。栅极电介质层、至少一个栅极导体层以及栅极顶盖电介质层可形成于衬底半导体层9上方，且可随后被图案化以形成至少一个栅极结构(750、752、754、758)，所述至少一个栅极结构中的每一者可包含栅极电介质750、栅电极(752、754)以及栅极顶盖电介质758。栅电极(752、754)可包含第一栅电极部分752与第二栅电极部分754的堆叠。至少一个栅极间隔物756可通过沉积且各向异性地蚀刻电介质衬里而围绕至少一个栅极结构(750、752、754、758)形成。有源区730可例如通过采用至少一个栅极结构(750、752、754、758)作为掩模结构来引入电掺杂剂而形成于衬底半导体层9的上部部分中。可以视需要采用额外掩模。有源区730可包含场效应晶体管的源极区和漏极区。可选地形成第一电介质衬里761和第二电介质衬里762。第一和第二电介质衬里(761、762)中的每一者可包括氧化硅层、氮化硅层和/或电介质金属氧化物层。如本文中所使用，氧化硅包含二氧化硅以及每个硅原子具有多于或少于两个氧原子的非化学计量氧化硅。二氧化硅是优选的。在说明性实例中，第一电介质衬里761可为氧化硅层，且第二电介质衬里762可为氮化硅层。用于外围电路的至少一个半导体装置可含有用于待随后形成的存储器装置的驱动器电路，所述存储器装置可包含至少一个NAND装置。

例如氧化硅等电介质材料可沉积在至少一个半导体装置上方，且可随后平坦化以形成平坦化电介质层770。在一个实施例中，平坦化电介质层770的平坦化顶部表面可与电介质衬里(761、762)的顶部表面共面。随后，平坦化电介质层770和电介质衬里(761、762)可从区域去除以物理上暴露衬底半导体层9的顶部表面。如本文中所使用，如果表面与真空或气相材料(例如空气)物理接触，则表面是“物理上暴露”的。

可选的半导体材料层10(如果存在)可在至少一个半导体装置700的形成之前或之后通过沉积单晶半导体材料(例如，通过选择性外延)而形成于衬底半导体层9的顶部表面上。所沉积的半导体材料可与衬底半导体层9的半导体材料相同，或可与所述半导体材料不同。所沉积半导体材料可为可用于如上文所描述的衬底半导体层9的任何材料。半导体材料层10的单晶半导体材料可与衬底半导体层9的单晶结构外延对准。位于平坦化电介质层170的顶部表面上方的所沉积半导体材料的部分可例如通过化学机械平坦化(CMP)去除。在这种情况下，半导体材料层10可具有与平坦化电介质层770的顶部表面共面的顶部表面。

至少一个半导体装置700的区(即，区域)在本文中称为外围装置区200。随后形成存储器阵列的区在本文中被称为存储器阵列区100。用于随后形成导电层的阶梯式平台的触点区300可设置于存储器阵列区100与周边装置区200之间。

在一个替代实施例中，含有用于外围电路的至少一个半导体装置700的外围装置区200可以阵列下CMOS配置位于存储器阵列区100下方。在另一替代实施例中，外围装置区200可位于随后键合到存储器阵列区100的单独衬底上。

参考图2，第一材料层(其可为绝缘层32)和第二材料层(其可为牺牲材料层42)的交替多重结构的堆叠形成于衬底(9、10)的顶部表面上方。如本文中所使用，“材料层”指代在整个层中包含材料的层。如本文中所使用，第一元件和第二元件的交替多重结构指代其中第一元件的实例与第二元件的实例交替的结构。不为交替多重结构的末端元件的第一元件的每个实例在两侧上由第二元件的两个实例毗邻，且不为交替多重结构的末端元件的第二元件的每个实例在两端上由第一元件的两个实例毗邻。第一元件可在其间具有相同厚度，或可具有不同厚度。第二元件可在其间具有相同厚度，或可具有不同厚度。第一材料层和第二材料层的交替多重结构可能以第一材料层的实例或以第二材料层的实例开始，且可能以第一材料层的实例或以第二材料层的实例结束。在一个实施例中，第一元件的实例和第二元件的实例可在交替多重结构内形成周期性重复的单元。

每个第一材料层包含第一材料，且每个第二材料层包含不同于第一材料的第二材料。在一个实施例中，每个第一材料层可为绝缘层32，且每个第二材料层可为牺牲材料层。在这种情况下，堆叠可包含绝缘层32和牺牲材料层42的交替多重结构，且构成包括绝缘层32和牺牲材料层42的交替层的原型堆叠。

交替多重结构的堆叠在本文中被称为交替堆叠(32、42)。在一个实施例中，交替堆叠(32、42)可包含由第一材料构成的绝缘层32，和由不同于绝缘层32的材料的第二材料构成的牺牲材料层42。绝缘层32的第一材料可为至少一种绝缘材料。因此，每个绝缘层32可为绝缘材料层。可用于绝缘层32的绝缘材料包含但不限于氧化硅(包含掺杂或未掺杂硅酸盐玻璃)、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、旋涂式电介质材料、通常被称为高介电常数(高k)电介质氧化物(例如，氧化铝、氧化铪等)的电介质金属氧化物和其硅酸盐、电介质金属氮氧化物和其硅酸盐，以及有机绝缘材料。在一个实施例中，绝缘层32的第一材料可为氧化硅。

牺牲材料层42的第二材料为可相对于绝缘层32的第一材料选择性地去除的牺牲材料。如本文中所使用，如果去除工艺以第二材料的去除速率的至少两倍的速率去除第一材料，则第一材料的去除“相对于”第二材料为“选择性的”。去除第一材料的速率与去除第二材料的速率的比率在本文中称为第一材料的去除工艺相对于第二材料的“选择性”。

牺牲材料层42可包括绝缘材料、半导体材料或导电材料。牺牲材料层42的第二材料随后可以用可例如充当竖直NAND装置的控制栅电极的导电电极替换。第二材料的非限制性实例包含氮化硅、非晶形半导体材料(例如非晶硅)和多晶半导体材料(例如多晶硅)。在一个实施例中，牺牲材料层42可为包括氮化硅或包含硅和锗中的至少一个的半导体材料的间隔物材料层。

在一个实施例中，绝缘层32可包含氧化硅，且牺牲材料层可包含氮化硅牺牲材料层。绝缘层32的第一材料可例如通过化学气相沉积(CVD)来沉积。例如，如果氧化硅用于绝缘层32，则原硅酸四乙酯(TEOS)可用作CVD工艺的前体材料。牺牲材料层42的第二材料可例如通过CVD或原子层沉积(ALD)而形成。

可适当地图案化牺牲材料层42，使得随后将通过替换牺牲材料层42而形成的导电材料部分可充当导电电极，例如随后将形成的三维NAND串存储器装置的控制栅电极。牺牲材料层42可包括具有基本上平行于衬底的主表面7延伸的条带形状的部分。

绝缘层32和牺牲材料层42的厚度可在20nm到50nm的范围内，但可针对每个绝缘层32和每个牺牲材料层42采用更小和更大的厚度。成对的绝缘层32和牺牲材料层(例如，控制栅电极或牺牲材料层)42的重复次数可在2到1,024的范围内且通常在8到256的范围内，但也可采用更大的重复次数。堆叠中的顶部和底部栅电极可充当选择栅电极。在一个实施例中，交替堆叠(32、42)中的每个牺牲材料层42可具有在每个相应牺牲材料层42内基本上不变的均匀厚度。

虽然本公开采用其中间隔物材料层是随后用导电层替换的牺牲材料层42的实施例加以描述，但本文中明确地涵盖其中牺牲材料层形成为导电层的实施例。在这种情况下，可省略用于用导电层替换间隔物材料层的步骤。

可选地，绝缘顶盖层70可形成于交替堆叠(32、42)上方。绝缘顶盖层70包含不同于牺牲材料层42的材料的电介质材料。在一个实施例中，绝缘顶盖层70可包含可用于如上文所描述的绝缘层32的电介质材料。绝缘顶盖层70可具有比绝缘层32中的每一者更大的厚度。绝缘顶盖层70可例如通过化学气相沉积来沉积。在一个实施例中，绝缘顶盖层70可为氧化硅层。

参考图3，阶梯式表面形成于交替堆叠(32、42)的外围区处，所述外围区在本文中被称为平台区。如本文中所使用，“阶梯式表面”指代这样一组表面：包含至少两个水平表面和至少两个竖直表面，使得每个水平表面与从水平表面的第一边缘向上延伸的第一竖直表面毗邻，且与从水平表面的第二边缘向下延伸的第二竖直表面毗邻。阶梯式腔形成于通过形成阶梯式表面从其去除交替堆叠(32、42)的部分的容积内。“阶梯式腔”指代具有阶梯式表面的腔。

平台区形成于触点区300中，所述触点区位于存储器阵列区100与含有用于外围电路的至少一个半导体装置的外围装置区200之间。阶梯式腔可具有各种阶梯式表面，使得阶梯式腔的水平横截面形状根据与衬底(9、10)的顶部表面的竖直距离而逐阶改变。在一个实施例中，阶梯式腔可通过反复执行一组处理步骤而形成。所述一组处理步骤可包含例如将腔的深度竖直地增加一个或多个层级的第一类型的蚀刻工艺，以及横向地扩展待在后续第一类型的蚀刻工艺中竖直地蚀刻的区域的第二类型的蚀刻工艺。如本文中所使用，包含交替多重结构的结构的“层级”定义为所述结构内的一对第一材料层和第二材料层的相对位置。

除交替堆叠(32、42)内的最顶部牺牲材料层42外的每个牺牲材料层42比平台区中的交替堆叠(32、42)内的任何上覆牺牲材料层42横向延伸得更远。平台区包含从交替堆叠(32、42)内的最底部层连续地延伸到交替堆叠(32、42)内的最顶部层的交替堆叠(32、42)的阶梯式表面。

阶梯式表面的每个竖直阶梯可具有一对或多对绝缘层32和牺牲材料层的高度。在一个实施例中，每个竖直阶梯可具有单对绝缘层32和牺牲材料层42的高度。在另一实施例中，多个“列”的台阶可沿着第一水平方向hd1形成，使得每个竖直阶梯具有多对绝缘层32和牺牲材料层42的高度，并且列的数目可至少为多个对的数目。每列台阶可彼此间竖直偏移，使得牺牲材料层42中的每一者在相应列的台阶中具有物理上暴露的顶部表面。在说明性实例中，针对将随后形成的存储器堆叠结构的每个块形成两个列的台阶，使得一列台阶为奇数的牺牲材料层42(从底部数起)提供物理上暴露的顶部表面，而另一列台阶为偶数的牺牲材料层(从底部数起)提供物理上暴露的顶部表面。还可以使用采用三列、四列或更多列的台阶的配置，其中牺牲材料层42的物理上暴露表面之间具有相应的一组竖直偏移。每个牺牲材料层42至少沿着一个方向具有比任何上覆牺牲材料层42更大的横向范围，使得任何牺牲材料层42的每个物理上暴露表面不具有突出部分。在一个实施例中，每列台阶内的竖直阶梯可沿着第一水平方向hd1布置，并且各列台阶可沿着垂直于第一水平方向hd1的第二水平方向hd2布置。在一个实施例中，第一水平方向hd1可垂直于存储器阵列区100与触点区300之间的边界。

逆向阶梯式电介质材料部分65(即，绝缘填充材料部分)可通过在阶梯式腔中沉积电介质材料而形成于阶梯式腔中。例如，例如氧化硅等电介质材料可沉积于阶梯式腔中。所沉积电介质材料的多余部分可例如通过化学机械平坦化(CMP)从绝缘顶盖层70的顶部表面上方去除。填充阶梯式腔的所沉积电介质材料的剩余部分构成逆向阶梯式电介质材料部分65。如本文中所使用，“逆向阶梯式”元件指代这样一种元件：具有阶梯式表面，和随着与上面存在所述元件的衬底的顶部表面的竖直距离而单调增大的水平横截面积。如果氧化硅用于逆向阶梯式电介质材料部分65，则逆向阶梯式电介质材料部分65的氧化硅可以或可以不掺杂有例如B、P和/或F等掺杂剂。

可选地，可穿过绝缘顶盖层70和位于漏极选择层级的牺牲材料层42的子集形成漏极选择层级隔离结构72。可例如通过形成漏极选择层级隔离沟槽且用例如氧化硅等电介质材料填充漏极选择层级隔离沟槽来形成漏极选择层级隔离结构72。可从绝缘顶盖层70的顶部表面上方去除电介质材料的多余部分。

参考图4A和4B，包含至少光致抗蚀剂层的光刻材料堆叠(未示出)可形成于绝缘顶盖层70和逆向阶梯式电介质材料部分65上方，且可被光刻图案化以在其中形成开口。所述开口包含形成于存储器阵列区100上方的第一组开口和形成于触点区300上方的第二组开口。光刻材料堆叠中的图案可由采用图案化光刻材料堆叠作为蚀刻掩模的至少一种各向异性蚀刻通过绝缘顶盖层70或逆向阶梯式电介质材料部分65并且通过交替堆叠(32、42)转印。蚀刻下伏于图案化光刻材料堆叠中的开口的交替堆叠(32、42)的部分以形成存储器开口49和支撑开口19。如本文中所使用，“存储器开口”指代其中随后形成例如存储器堆叠结构等存储器元件的结构。如本文所使用，“支撑开口”指代其中随后形成机械地支撑其它元件的支撑结构(例如支撑柱结构)的结构。存储器开口49是在存储器阵列区100中穿过绝缘顶盖层70和整个交替堆叠(32、42)而形成。支撑开口19是在触点区300中穿过逆向阶梯式电介质材料部分65和下伏于阶梯式表面的交替堆叠(32、42)的部分而形成。

存储器开口49延伸穿过整个交替堆叠(32、42)。支撑开口19延伸穿过交替堆叠(32、42)内的层的子集。用于蚀刻穿过交替堆叠(32、42)的材料的各向异性蚀刻工艺的化学物质可以交替以优化对交替堆叠(32、42)中的第一和第二材料的蚀刻。各向异性蚀刻可为例如一系列反应性离子蚀刻。存储器开口49和支撑开口19的侧壁可为基本上竖直的，或可为锥形的。图案化光刻材料堆叠可随后例如通过灰化来去除。

存储器开口49和支撑开口19可从交替堆叠(32、42)的顶部表面至少延伸到包含半导体材料层10的最顶部表面的水平平面。在一个实施例中，过度蚀刻到半导体材料层10中可选地在半导体材料层10的顶部表面在每个存储器开口49和每个支撑开口19的底部处物理上暴露之后执行。过度蚀刻可在光刻材料堆叠的去除之前或之后执行。换句话说，半导体材料层10的凹进表面可相对于半导体材料层10的非凹进顶部表面竖直偏移某一凹进深度。凹进深度可例如在1nm到50nm的范围内，但也可采用更小和更大的凹进深度。过度蚀刻是可选的，且可省略。如果未执行过度蚀刻，则存储器开口49和支撑开口19的底部表面可与半导体材料层10的最顶部表面共面。

存储器开口49和支撑开口19中的每一者可包含基本上垂直于衬底的最顶部表面延伸的侧壁(或多个侧壁)。存储器开口49的二维阵列可形成于存储器阵列区100中。支撑开口19的二维阵列可形成于触点区300中。衬底半导体层9和半导体材料层10共同地构成可为半导体衬底的衬底(9、10)。替代地，可省略半导体材料层10，且存储器开口49和支撑开口19可延伸到衬底半导体层9的顶部表面。

图5A-5K示出在存储器开口49中形成存储器开口填充结构58期间的结构变化，所述存储器开口是图4A和4B的第一示例性结构中的存储器开口49中的一个存储器开口。相同结构改变同时在其它存储器开口49中的每一者和每个支撑开口19中发生。

参考图5A，示出图4A和4B的示例性装置结构中的存储器开口49。存储器开口49延伸穿过绝缘顶盖层70、交替堆叠(32、42)并且可选地进入半导体材料层10的上部部分中。在此处理步骤处，每个支撑开口19可延伸穿过逆向阶梯式电介质材料部分65、交替堆叠(32、42)中的层的子集并且可选地穿过半导体材料层10的上部部分。每个存储器开口的底部表面相对于半导体材料层10的顶部表面的凹进深度可在0nm到30nm的范围内，但也可采用更大的凹进深度。可选地，牺牲材料层42可例如通过各向同性蚀刻部分地横向凹进，以形成横向凹部(未示出)。

参考图5B，可选的底座通道部分(例如，外延底座)11可例如通过选择性外延形成于每个存储器开口49和每个支撑开口19的底部部分处。每个底座通道部分11包括与半导体材料层10的单晶半导体材料外延对准的单晶半导体材料。在一个实施例中，底座通道部分11可掺杂有与半导体材料层10相同导电类型的电掺杂剂。在一个实施例中，每个底座通道部分11的顶部表面可形成于包含牺牲材料层42的顶部表面的水平平面上方。在这种情况下，可随后通过用相应导电材料层替换位于包含底座通道部分11的顶部表面的水平平面下方的每个牺牲材料层42而形成至少一个源极选择栅电极。底座通道部分11可为在待随后形成于衬底(9、10)中的源极区与待随后形成于存储器开口49的上部部分中的漏极区之间延伸的晶体管通道的一部分。存储器腔49'存在于底座通道部分11上方的存储器开口49的未填充部分中。在一个实施例中，底座通道部分11可包括单晶硅。在一个实施例中，底座通道部分11可具有第一导电性类型的掺杂，第一导电性类型与底座通道部分接触的半导体材料层10的导电性类型相同。如果不存在半导体材料层10，则底座通道部分11可直接形成于可具有第一导电性类型的掺杂的衬底半导体层9上。

参考图5C，可通过相对于绝缘层32选择性地使牺牲材料层42的物理上暴露侧壁横向凹进，在每个存储器开口49周围的牺牲材料层42的层级处形成横向凹部149。每个横向凹部149可具有相应环面的容积，所述环面具有矩形的竖直横截面形状。如本文中所使用，环面指代由位于竖直平面内的二维形状围绕竖直轴线旋转360度而形成的三维形状，所述竖直轴线相对于二维形状或通过所述二维形状沿水平方向的横向拉伸或横向压缩而得到的任何形状横向偏移。可执行相对于绝缘层32的材料选择性地蚀刻牺牲材料层42的材料的各向同性蚀刻工艺。在说明性实例中，如果牺牲材料层42包括氮化硅，以及如果绝缘层32包括氧化硅，则各向同性蚀刻工艺可包括采用热磷酸的湿式蚀刻工艺。各向同性蚀刻工艺的横向凹进距离可在2nm到50nm的范围内，例如5nm到20nm的范围内，但也可采用更小和更大的横向凹进距离。

参考图5D，可在横向凹部处且在每个存储器开口49的外围部分处共形地沉积电介质金属氧化物层。可用于电介质金属氧化物层的电介质金属氧化物材料的非限制性实例包含氧化铝(Al

可执行各向异性蚀刻工艺以去除位于横向凹部的容积外的电介质金属氧化物层的部分。位于相应横向凹部内的电介质金属氧化物层的每个剩余部分构成电介质金属氧化物部分41，所述电介质金属氧化物部分可为具有矩形的竖直横截面形状的环面电介质金属氧化物部分。如在每个电介质金属氧化物部分41的内侧壁与外侧壁之间测得的横向宽度可与横向凹进距离相同，且因此可在2nm到50nm的范围内，例如5nm到20nm的范围内，但也可采用更小和更大的横向宽度。电介质金属氧化物部分41的竖直堆叠可形成于每个存储器开口周围的横向凹部149中。在各种实施例中，电介质金属氧化物部分41的竖直堆叠可包括随后被去除的牺牲结构，或可并入到最终装置结构中。电介质金属氧化物部分41的内侧壁可与绝缘层32的侧壁竖直重合，即可位于与绝缘层32的侧壁相同的圆柱形竖直平面内。

参考图5E，可从存储器开口49内的绝缘层32的物理上暴露侧壁生长绝缘材料，同时抑制从电介质金属氧化物部分41的竖直堆叠的物理上暴露表面生长绝缘材料。选择性生长工艺是从一种类型的表面生长材料同时阻止从另一类型的表面进行生长的生长工艺。例如，绝缘层32和绝缘顶盖层70可包括氧化硅材料(例如，未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃)和/或主要由所述氧化硅材料组成，且电介质金属氧化物部分41可包括例如非晶氧化铝等电介质金属氧化物材料和/或主要由所述电介质金属氧化物材料组成。在这种情况下，可执行区域选择性沉积(ASD)工艺以仅从绝缘层32和绝缘顶盖层70的物理上暴露表面生长氧化硅，同时抑制从电介质金属氧化物部分41的电介质金属氧化物表面生长氧化硅。区域选择性沉积工艺可在绝缘层的物理上暴露表面上形成绝缘材料部分33的竖直堆叠，且在绝缘顶盖层70的物理上暴露表面上形成连续绝缘材料层33C。

在A.Mameli等人的“在ABC型循环中使用乙酰丙酮作为化学选择性抑制剂进行SiO

在一个实施例中，绝缘层32和绝缘材料部分33的竖直堆叠可包括例如氧化硅等相同绝缘材料，和/或可主要由所述相同绝缘材料组成。每个绝缘材料部分33的如在内侧壁与外侧壁之间测得的横向厚度小于每个牺牲材料层42的二分之一厚度，以防止相邻绝缘材料部分33的合并。在一个实施例中，每个绝缘材料部分33的横向厚度可在每个牺牲材料层42的厚度的5％到45％的范围内，例如10％到35％和/或15％到25％的范围内。例如，每个绝缘材料部分33的横向厚度可在2nm到22nm的范围内，例如4nm到15nm的范围内，但也可采用更小和更大的厚度。每个绝缘材料部分33可包括直外侧壁33OS以及波状内侧壁，所述波状内侧壁包含直内侧壁段33IS、与直外侧壁的顶部周边和直内侧壁段的顶部周边毗邻的上部凸形环形表面段33UC以及与直外侧壁的底部周边和直内侧壁段的底部周边毗邻的下部凸形环形表面段33LC。

参考图5F，包含可选的阻挡电介质层52、存储器材料层54、可选的电介质材料衬里56和可选的牺牲覆盖材料层601的层堆叠可通过相应共形沉积工艺依序地沉积在存储器开口49中。阻挡电介质层52、存储器材料层54、电介质材料衬里56和牺牲覆盖材料层601中的每一者可在竖直横截面轮廓中形成有相应轮廓，使得每层的轮廓复制先前沉积层的内表面的轮廓，或者在可选的阻挡电介质层52的情况下，复制电介质金属氧化物部分41的竖直堆叠和绝缘材料部分33的竖直堆叠的组合的物理上暴露表面的轮廓。因此，阻挡电介质层52、存储器材料层54、电介质材料衬里56和牺牲覆盖材料层601中的每一者可具有相应横向起伏竖直横截面轮廓，其在牺牲材料层42的层级处从穿过存储器开口49的几何中心的竖直轴线向外突出。

可选的阻挡电介质层52可包含单个电介质材料层或多个电介质材料层的堆叠。阻挡电介质层52可采用共形沉积工艺在绝缘材料部分33的竖直堆叠上和电介质金属氧化物部分41的竖直堆叠的物理上暴露表面上形成。在一个实施例中，阻挡电介质层可包含主要由电介质金属氧化物组成的电介质金属氧化物层。如本文中所使用，电介质金属氧化物指代包含至少一种金属元素和至少氧的电介质材料。电介质金属氧化物可主要由至少一种金属元素和氧组成，或可主要由至少一种金属元素、氧以及至少一种非金属元素(例如氮)组成。在一个实施例中，阻挡电介质层52可包含具有比7.9大的介电常数，即具有比氮化硅的介电常数大的介电常数的电介质金属氧化物。

电介质金属氧化物的非限制性实例包含氧化铝(Al

替代地或另外，阻挡电介质层52可包含电介质半导体化合物，例如氧化硅、氮氧化硅、氮化硅或其组合。在一个实施例中，阻挡电介质层52可包含氧化硅。在这种情况下，阻挡电介质层52的电介质半导体化合物可通过例如低压化学气相沉积、原子层沉积或其组合等共形沉积方法来形成。电介质半导体化合物的厚度可在1nm到20nm的范围内，但也可采用更小和更大的厚度。替代地，可省略阻挡电介质层52，且背侧阻挡电介质层可在随后将形成的存储器膜的表面上形成背侧凹部之后形成。

随后，存储器材料层54可通过例如化学气相沉积工艺或原子层沉积工艺等共形沉积工艺来沉积为连续材料层。存储器材料层54包含存储器材料，即可通过选择材料的状态来存储数据的材料。例如，存储器材料层54可包含电荷存储材料(例如，氮化硅、多晶硅或金属材料)、可以极化方向的形式存储信息的铁电材料，或可通过更改电阻率来存储数据的任何其它存储器材料。

存储器材料层54可具有横向起伏竖直横截面轮廓，其提供在牺牲材料层42的层级处的从穿过存储器开口49的容积的几何中心的竖直轴线VA突出的向外横向突出部。存储器材料层54可形成为均质成分的单个存储器材料层，或可包含多个存储器材料层的堆叠。在一个实施例中，存储器材料层54可包括例如一个或多个氮化硅段的绝缘电荷捕获材料。存储器材料层54可例如通过化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)或用于在其中存储电荷的任何合适的沉积技术来形成。存储器材料层54的厚度可在2nm到20nm的范围内，但也可采用更小和更大的厚度。

可选的电介质材料衬里56包含电介质材料。电介质材料衬里56可采用共形沉积工艺形成于存储器材料层54上，且可具有相应横向起伏竖直横截面轮廓。在其中存储器材料层54是电荷存储材料的一个实施例中，电介质材料衬里56包括隧穿电介质层，可在合适的电偏置条件下执行电荷隧穿穿过所述隧穿电介质层。取决于待形成的三维NAND串存储器装置的操作模式，可通过热载流子注入或通过佛勒-诺德海姆(Fowler-Nordheim)隧穿引发电荷转移来执行电荷隧穿。电介质材料衬里56L可以包含氧化硅、氮化硅、氮氧化硅、电介质金属氧化物(例如，氧化铝或氧化锆)、电介质金属氮氧化物、电介质金属硅酸盐、其合金和/或其组合。在一个实施例中，电介质材料衬里56可包含第一氧化硅层、氮氧化硅层和第二氧化硅层的堆叠，其通常被称为ONO堆叠。在一个实施例中，电介质材料衬里56可包含基本上不含碳的氧化硅层或基本上不含碳的氮氧化硅层。电介质材料衬里56的厚度可在2nm到20nm的范围内，但也可采用更小和更大的厚度。

可选的牺牲覆盖材料层601包含牺牲材料，所述牺牲材料随后可相对于电介质材料衬里56的材料选择性地去除。在一个实施例中，牺牲覆盖材料层601可包含例如非晶硅的半导体材料，或可包含例如非晶碳或类金刚石碳(DLC)的基于碳的材料。牺牲覆盖材料层601可通过例如低压化学气相沉积(LPCVD)等共形沉积方法形成。牺牲覆盖材料层601的厚度可在2nm到10nm的范围内，但也可采用更小和更大的厚度。在未填充有沉积材料层(52、54、56、601)的每个存储器开口49的容积中形成存储器腔49'。

参考图5G，采用至少一种各向异性蚀刻工艺依序各向异性地蚀刻上覆于绝缘顶盖层70的可选的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54、阻挡电介质层52和连续绝缘材料层33C的水平延伸部分。可通过至少一种各向异性蚀刻工艺去除位于绝缘顶盖层70的顶部表面上方的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54、阻挡电介质层52和连续绝缘材料层33C的部分。另外，可去除每个存储器腔49'的底部处的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54和阻挡电介质层52的水平部分以在其剩余部分中形成开口。牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54C、阻挡电介质层52C和连续绝缘材料层33C中的每一者可通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻，所述蚀刻化学物质对于各种材料层可以相同或可以不相同。

牺牲覆盖材料层601的每个剩余部分可具有管状配置。连续绝缘材料层33C的每个剩余部分构成可具有圆柱形配置的最顶部绝缘材料部分33。存储器材料层54可包括电荷捕获材料或浮动栅极材料。在一个实施例中，每个存储器材料层54可包含在编程时存储电荷的电荷存储区的竖直堆叠。在一个实施例中，存储器材料层54可为其中邻近于牺牲材料层42的每个部分构成电荷存储区的存储器材料层。

底座通道部分11的表面(或在不采用底座通道部分11的情况下，半导体材料层10的表面)可以穿过牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54和阻挡电介质层52物理上暴露在开口下方。可选地，在每个存储器腔49'的底部处的物理上暴露的半导体表面可竖直地凹进，使得存储器腔49'下方的凹进的半导体表面相对于底座通道部分11(或在不采用底座通道部分11的情况下，半导体材料层10)的最顶部表面竖直偏移了某一凹进距离。电介质材料衬里56位于存储器材料层54上方。存储器开口49中的一组阻挡电介质层52、存储器材料层54和电介质材料衬里56构成存储器膜50，所述存储器膜包含通过阻挡电介质层52和电介质材料衬里56与周围材料绝缘的多个电荷存储区(包括存储器材料层54)。在一个实施例中，牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54和阻挡电介质层52可具有竖直地重合的侧壁。可随后相对于电介质材料衬里56的材料选择性地去除牺牲覆盖材料层601。在牺牲覆盖材料层601包含半导体材料的情况下，可执行采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿式蚀刻工艺来去除牺牲覆盖材料层601。替代地，如果牺牲覆盖材料层601包括半导体材料，则其可保留在最终装置中。

参考图5H，半导体通道层60C可直接沉积在底座通道部分11的半导体表面上，或在省略底座通道部分11的情况下直接沉积在半导体材料层10上，且直接沉积在电介质材料衬里56上。半导体通道层60C包含半导体材料，例如至少一种元素半导体材料、至少一种III-V化合物半导体材料、至少一种II-VI化合物半导体材料、至少一种有机半导体材料，或本领域中已知的其它半导体材料。在一个实施例中，半导体通道层60C包含非晶硅或多晶硅。半导体通道层60C可具有第一导电类型的掺杂，所述第一导电类型与半导体材料层10和底座通道部分11的导电类型相同。半导体通道层60C可通过例如低压化学气相沉积(LPCVD)等共形沉积方法形成。半导体通道层60C的厚度可在2nm到10nm的范围内，但也可采用更小和更大的厚度。半导体通道层60C可部分地填充每个存储器开口中的存储器腔49'，或可完全填充每个存储器开口中的腔。

参考图5I，在每个存储器开口中的存储器腔49'未由半导体通道层60C完全填充的情况下，电介质芯层62C可沉积在存储器腔49'中以填充每个存储器开口内的存储器腔49'的任何剩余部分。电介质芯层62C包含例如氧化硅或有机硅酸盐玻璃等电介质材料。电介质芯层62C可通过例如低压化学气相沉积(LPCVD)等共形沉积方法或通过例如旋涂等自平坦化沉积工艺来沉积。在一些实施例中，其中不含任何固相材料并且完全包封在电介质芯层62C的材料内的包封腔(即，气隙)69可形成于每个存储器开口内的牺牲材料层42的层级处。

参考图5J，电介质芯层62C的水平部分可例如通过凹部蚀刻工艺去除，使得电介质芯层62C的每个剩余部分位于相应存储器开口49内并且具有在包含绝缘顶盖层70的顶部表面的水平平面下方的相应顶部表面。电介质芯层62C的每个剩余部分构成电介质芯62。

参考图5K，具有第二导电类型的掺杂的掺杂半导体材料可沉积在电介质芯62上方的每个凹进区内。所沉积半导体材料可具有与第一导电类型相反的第二导电类型的掺杂。例如，如果第一导电类型是p型，则第二导电类型是n型，反之亦然。所沉积半导体材料中的掺杂剂浓度可在5.0×10

电介质材料衬里56由存储器材料层54包围，且横向包围竖直半导体通道60的一部分。毗邻的每组阻挡电介质层52、存储器材料层54和电介质材料衬里56共同构成存储器膜50，所述存储器膜可以宏观滞留时间存储电荷或铁电极化。如果存储器材料层54被配置成存储电荷，则电介质材料衬里56可包括隧穿电介质层。此外，如果使用铁电存储器材料层54，则可省略隧穿电介质层56。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，且背侧阻挡电介质层可随后在形成背侧凹部之后形成。如本文中所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。

存储器开口49内的存储器膜50和竖直半导体通道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体通道、电介质材料衬里、包括存储器材料层54的部分的多个存储器元件和可选的阻挡电介质层52的组合。填充存储器开口49的整组材料部分在本文中被称为存储器开口填充结构58。填充支撑开口19的整组材料部分构成支撑柱结构。

一般来说，存储器开口填充结构58可形成于每个存储器开口49中。存储器开口填充结构58包括电介质金属氧化物部分41的竖直堆叠、绝缘材料部分33的竖直堆叠以及依序形成于绝缘材料部分33的竖直堆叠上方的存储器材料层54和竖直半导体通道60。电介质材料衬里56可横向包围竖直半导体通道60。存储器材料层54可具有横向起伏(即，波状)竖直横截面轮廓且可横向包围电介质材料衬里56。绝缘材料部分33的竖直堆叠内的每个绝缘材料部分33包括接触绝缘层32中的相应绝缘层的相应竖直圆柱形外侧壁33OS，以及包含与相应竖直圆柱形外侧壁33OS的顶部边缘或底部边缘毗邻的至少一个环形凹形表面段(33UC、33LC)的相应内侧壁(其包含段33IS)，如图5E中所示。

在图5E中所示的一个实施例中，相应内侧壁包含与至少一个环形凹形表面段(33UC、33LC)毗邻的内圆柱形侧壁段。在一个实施例中，对于除绝缘材料部分33的竖直堆叠内的最顶部绝缘材料部分和最底部绝缘材料部分外的每个绝缘材料部分33，相应内侧壁包括：与相应竖直圆柱形外侧壁33OS的顶部边缘毗邻且与内圆柱形侧壁段33IS的顶部边缘毗邻的相应上部环形凹形表面段33UC；以及与相应竖直圆柱形外侧壁33OS的底部边缘毗邻且与内圆柱形侧壁段33IS的底部边缘毗邻的相应下部环形凹形表面段33LC。

绝缘层32和绝缘材料部分33的竖直堆叠包括相同绝缘材料。在一个实施例中，相同绝缘材料包括氧化硅。绝缘层32的材料成分和绝缘材料部分33的竖直堆叠可相同或不同。例如，绝缘层32和绝缘材料部分33的竖直堆叠中的每一者可独立地包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃(例如硼硅酸盐玻璃、磷硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃和/或有机硅酸盐玻璃)和/或主要由所述未掺杂硅酸盐玻璃或所述掺杂硅酸盐玻璃组成。在一个实施例中，绝缘层32可包括第一氧化硅材料和/或主要由第一氧化硅材料组成，并且绝缘材料部分33的竖直堆叠可包括第二氧化硅材料和/或主要由第二氧化硅材料组成，所述第二氧化硅材料可与第一氧化硅材料相同或不同。

在一个实施例中，存储器材料层54的位于牺牲材料层42的层级处的部分相对于存储器材料层54的位于绝缘层32的层级处的部分从穿过存储器开口填充结构58的几何中心(即，填充存储器开口填充结构58的整个容积且整体密度均匀的假设物体的重心)的竖直轴线VA向外横向突出。

在一个实施例中，存储器开口填充结构58包括阻挡电介质层52，其接触绝缘材料部分33的竖直堆叠的全部内侧壁且接触存储器材料层54的全部外侧壁。

参考图6，在分别在存储器开口49和支撑开口19内形成存储器开口填充结构58和支撑柱结构20之后示出示例性结构。可在图4A和4B的结构的每个存储器开口49内形成存储器开口填充结构58的实例。可在图4A和4B的结构的每个支撑开口19内形成支撑柱结构20的实例。

每个存储器堆叠结构55包含竖直半导体通道60和存储器膜50。存储器膜50可包括横向包围竖直半导体通道60的电介质材料衬里56以及横向包围电介质材料衬里56(包括存储器材料层54)的电荷存储区的竖直堆叠以及可选的阻挡电介质层52。虽然采用存储器堆叠结构的所示配置描述本公开，但是本公开的方法可以应用于包含用于存储器膜50和/或用于竖直半导体通道60的不同层堆叠或结构的替代存储器堆叠结构。

参考图7A-7C，触点层级电介质层73可形成于绝缘层32和牺牲材料层42的交替堆叠(32、42)上方，以及存储器堆叠结构55和支撑柱结构20上方。触点层级电介质层73包含与牺牲材料层42的电介质材料不同的电介质材料。例如，触点层级电介质层73可包含氧化硅。触点层级电介质层73可具有在50nm到500nm的范围内的厚度，但也可采用更小和更大的厚度。

光致抗蚀剂层(未示出)可施加于触点层级电介质层73上方，且以光刻方式经图案化以在存储器堆叠结构55的集群之间的区域中形成开口。光致抗蚀剂层中的图案可通过触点层级电介质层73、交替堆叠(32、42)和/或采用各向异性蚀刻形成背侧沟槽79的逆向阶梯式电介质材料部分65转印，所述背侧沟槽至少从触点层级电介质层73的顶部表面竖直延伸到衬底(9、10)的顶部表面，并且横向延伸穿过存储器阵列区100和触点区300。

在一个实施例中，背侧沟槽79可沿着第一水平方向(例如，字线方向)hd1横向地延伸，且可沿着垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2彼此横向间隔开。存储器堆叠结构55可布置成沿着第一水平方向hd1延伸的行。漏极选择层级隔离结构72可沿着第一水平方向hd1横向延伸。每个背侧沟槽79可具有沿着纵向方向(即，沿着第一水平方向hd1)不变的均匀宽度。每个漏极选择层级隔离结构72可沿着垂直于第一水平方向hd1的竖直平面具有均匀竖直横截面轮廓，所述竖直横截面轮廓随着沿着第一水平方向hd1的平移而不变。多行存储器堆叠结构55可位于相邻的一对背侧沟槽79与漏极选择层级隔离结构72之间，或相邻的一对漏极选择层级隔离结构72之间。在一个实施例中，背侧沟槽79可包含其中随后可形成源极触点通孔结构的源极触点开口。可例如通过灰化去除光致抗蚀剂层。一般来说，沿着第一水平方向hd1横向延伸的背侧沟槽79可穿过触点层级电介质层73和交替堆叠(32、42)而形成。如图3的处理步骤处所形成的交替堆叠(32、42)被分成多个交替堆叠(32、42)，其通过背侧沟槽79沿着第二水平方向hd2横向间隔开。形成层堆叠(32、42、70、73)，所述层堆叠中的每一者包含触点层级电介质层73的相应图案化部分和如图3的处理步骤处所形成的且通过背侧沟槽79彼此横向间隔开的交替堆叠(32、42)的相应图案化部分。

第二导电类型的掺杂剂可通过离子注入工艺注入位于背侧沟槽的底部处的衬底(9、10)的物理上暴露的表面部分(可为半导体材料层10的表面部分)中。源极区61可形成于每个背侧沟槽79下方的半导体材料层10的表面部分处。每个源极区61形成于下伏于相应背侧沟槽79的衬底(9、10)的表面部分中。由于注入工艺期间的所注入掺杂剂原子的蔓延和后续激活退火工艺期间的所注入掺杂剂原子的横向扩散，每个源极区61可具有比上覆背侧沟槽79的横向范围的横向范围大的横向范围。

在源极区61与多个底座通道部分11之间延伸的半导体材料层10的上部部分构成用于多个场效应晶体管的水平半导体通道59。水平半导体通道59通过相应底座通道部分11连接到多个竖直半导体通道60。每个水平半导体通道59接触源极区61和多个底座通道部分11。

参考图8A和8B，可例如采用蚀刻工艺将相对于绝缘层32的第一材料选择性地蚀刻牺牲材料层42的第二材料的蚀刻剂引入到背侧腔79'中。背侧凹部43形成于从其中去除牺牲材料层42的容积中。牺牲材料层42的第二材料的去除可对绝缘层32的第一材料、逆向阶梯式电介质材料部分65的材料、半导体材料层10的半导体材料和电介质金属氧化物部分41的竖直堆叠的材料具有选择性。在一个实施例中，牺牲材料层42可包含氮化硅，且绝缘层32和逆向阶梯式电介质材料部分65的材料可选自氧化硅和电介质金属氧化物。

相对于第一材料和存储器膜50的最外层选择性地去除第二材料的蚀刻工艺可为采用湿式蚀刻熔液的湿式蚀刻工艺，或可为将呈蒸气相的蚀刻剂引入背侧沟槽79中的气相(干式)蚀刻工艺。例如，如果牺牲材料层42包含氮化硅，则蚀刻工艺可为将示例性结构浸没于包含磷酸的湿式蚀刻罐内的湿式蚀刻工艺，所述磷酸相对于氧化硅、硅以及本领域中采用的各种其它材料选择性蚀刻氮化硅。支撑柱结构20、逆向阶梯式电介质材料部分65和存储器堆叠结构55提供结构支撑，同时背侧凹部43存在于先前由牺牲材料层42占用的容积内。

每个背侧凹部43可为具有大于腔的竖直范围的横向尺寸的横向延伸腔。换句话说，每个背侧凹部43的横向尺寸可大于背侧凹部43的高度。多个背侧凹部43可形成于从其中去除牺牲材料层42的第二材料的容积中。对比于背侧凹部43，其中形成有存储器堆叠结构55的存储器开口在本文中被称为前侧开口或前侧腔。在一个实施例中，存储器阵列区100包括具有安置于衬底(9、10)上方的多个装置层级的三维NAND串阵列。在这种情况下，每个背侧凹部43可限定用于接收三维NAND串阵列的相应字线的空间。

多个背侧凹部43中的每一者可基本上平行于衬底(9、10)的顶部表面延伸。背侧凹部43可由下伏绝缘层32的顶部表面和上覆绝缘层32的底部表面竖直地定界。在一个实施例中，每个背侧凹部43可始终具有均匀高度。一般来说，背侧凹部43可通过相对于绝缘层32(为如图3的处理步骤处所形成的绝缘层32的图案化部分)选择性地去除牺牲材料层42(为如图3的处理步骤处所形成的牺牲材料层的图案化部分)来形成。

可选的底座通道部分11和半导体材料层10的物理上暴露表面部分可通过半导体材料到电介质材料的热转换和/或等离子体转换而转换为电介质材料部分。例如，可采用热转换和/或等离子体转换来将每个底座通道部分11的表面部分转换成管状电介质间隔物116，并且将半导体材料层10的每个物理上暴露表面部分转换成平面电介质部分616。在一个实施例中，每个管状电介质间隔物116可在拓扑学上与环形同胚，即大体上环形的。如本文中所使用，如果元件的形状可连续地拉伸而不破坏孔洞或在环形形状中形成新孔洞，则所述元件在拓扑学上与环形同胚。管状电介质间隔物116包含电介质材料，所述电介质材料包含与底座通道部分11相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得管状电介质间隔物116的材料为电介质材料。在一个实施例中，管状电介质间隔物116可包含底座通道部分11的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。同样，每个平坦电介质部分616包含电介质材料，所述电介质材料包含与半导体材料层相同的半导体元素且另外包含至少一种非金属元素，例如氧和/或氮，使得平坦电介质部分616的材料为电介质材料。在一个实施例中，平坦电介质部分616可包含半导体材料层10的半导体材料的电介质氧化物、电介质氮化物或电介质氮氧化物。

参考图9A和9B，可执行选择性各向同性蚀刻工艺以相对于绝缘层32、绝缘材料部分33和阻挡电介质层52的材料选择性地去除电介质金属氧化物部分41。一般来说，用于形成管状电介质间隔物116和平坦电介质部分616的氧化工艺可在去除电介质金属氧化物部分41的选择性各向同性蚀刻工艺之前或之后执行。每个阻挡电介质层52的外侧壁的圆柱形表面段可在背侧凹部43的每个层级处物理上暴露。另外，绝缘材料部分33的外侧壁33OS的上部圆柱形段和下部圆柱形段可对于背侧凹部43物理上暴露。

参考图10A和10B，可选地形成背侧阻挡电介质层44。背侧阻挡电介质层44(如果存在)包括电介质材料，所述电介质材料充当用于随后将形成于背侧凹部43中的控制栅极的控制栅极电介质。在阻挡电介质层52存在于每个存储器开口内的情况下，背侧阻挡电介质层44是可选的。在省略阻挡电介质层52的情况下，存在背侧阻挡电介质层44。

背侧阻挡电介质层44可形成于背侧凹部43中和背侧沟槽79的侧壁上。背侧阻挡电介质层44可直接形成于绝缘层32的水平表面和背侧凹部43内的存储器堆叠结构55的侧壁上。如果形成背侧阻挡电介质层44，则在形成背侧阻挡电介质层44之前形成管状电介质间隔物116和平坦电介质部分616是可选的。在一个实施例中，可通过例如原子层沉积(ALD)等共形沉积工艺形成背侧阻挡电介质层44。背侧阻挡电介质层44可主要由氧化铝组成。背侧阻挡电介质层44的厚度可在1nm到15nm的范围内，例如2nm到6nm的范围内，但也可采用更小和更大的厚度。

背侧阻挡电介质层44的电介质材料可为电介质金属氧化物，例如氧化铝，至少一种过渡金属元素的电介质氧化物，至少一种镧系元素的电介质氧化物，铝、至少一种过渡金属元素和/或至少一种镧系元素的组合的电介质氧化物。替代地或另外，背侧阻挡电介质层44可包含氧化硅层。背侧阻挡电介质层44可通过例如化学气相沉积或原子层沉积等共形沉积法来沉积。背侧阻挡电介质层44形成于背侧沟槽79的侧壁、绝缘层32的水平表面和侧壁、对于背侧凹部43物理上暴露的存储器堆叠结构55的侧壁表面的部分和平坦电介质部分616的顶部表面上。背侧腔79'存在于每个背侧沟槽79的未填充有背侧阻挡电介质层44的部分内。

至少一种金属材料可沉积于背侧凹部43的剩余容积中。例如，金属屏障层46A可沉积在背侧凹部43中。金属屏障层46A包含可充当扩散屏障层和/或用于随后将沉积的金属填充材料的促粘层的导电金属材料。金属屏障层46A可包含导电金属氮化物材料，例如TiN、TaN、WN或其堆叠，或可包含导电金属碳化物材料，例如TiC、TaC、WC或其堆叠。在一个实施例中，金属屏障层46A可通过例如化学气相沉积(CVD)或原子层沉积(ALD)等共形沉积工艺来沉积。金属屏障层46A的厚度可在2nm到8nm的范围内，例如3nm到6nm的范围内，但也可采用更小和更大的厚度。在一个实施例中，金属屏障层46A可主要由例如TiN等导电金属氮化物组成。

金属填充材料可沉积在多个背侧凹部43中、沉积在至少一个背侧沟槽79的侧壁上且沉积在触点层级电介质层73的顶部表面上方以形成金属填充材料层46B。金属填充材料可通过共形沉积法来沉积，所述共形沉积法可例如是化学气相沉积(CVD)、原子层沉积(ALD)、无电镀覆、电镀或其组合。在一个实施例中，金属填充材料层46B可主要由至少一种元素金属组成。金属填充材料层46B的至少一种元素金属可例如选自钨、钴、钌、钛以及钽。在一个实施例中，金属填充材料层46B可主要由单种元素金属组成。在一个实施例中，金属填充材料层46B可采用例如WF

多个导电层46可形成于多个背侧凹部43中，并且连续金属材料层(作为临时结构并且未示出)可形成于每个背侧沟槽79的侧壁上且形成于触点层级电介质层73上方。每个导电层46包含位于竖直相邻的一对绝缘材料层，例如竖直相邻的一对绝缘层32之间的金属屏障层46A的一部分和金属填充材料层46B的一部分。

每个牺牲材料层42可用导电层46替换。背侧腔存在于未填充有连续金属材料层的每个背侧沟槽79中。管状电介质间隔物116横向包围底座通道部分11。最底部导电层46在形成导电层46后横向包围每个管状电介质间隔物116。

连续导电材料层例如通过各向同性湿式蚀刻、各向异性干式蚀刻或其组合从每个背侧沟槽79的侧壁并从触点层级电介质层73上方回蚀。背侧凹部43中的所沉积金属材料的每个剩余部分构成导电层46。每个导电层46可为导电线结构。因此，牺牲材料层42用导电层46替换。

每个导电层46可充当位于同一层级处的多个控制栅电极与使位于所述同一层级处的多个控制栅电极电互连(即电短接)的字线的组合。每个导电层46内的多个控制栅电极为用于包含存储器堆叠结构55的竖直存储器装置的控制栅电极。换句话说，每个导电层46可为充当用于多个竖直存储器装置的共同控制栅电极的字线。可在去除连续导电材料层期间去除平坦电介质部分616。背侧腔79'存在于每个背侧沟槽79内。

参考图11，绝缘材料层可通过共形沉积工艺形成于背侧沟槽79中且形成于触点层级电介质层73上方。示例性共形沉积工艺包含但不限于化学气相沉积和原子层沉积。绝缘材料层包含绝缘材料，例如氧化硅、氮化硅、电介质金属氧化物、有机硅酸盐玻璃或其组合。在一个实施例中，绝缘材料层可包含氧化硅。绝缘材料层可例如通过低压化学气相沉积(LPCVD)或原子层沉积(ALD)而形成。绝缘材料层的厚度可在1.5nm到60nm的范围内，但也可采用更小和更大的厚度。

执行各向异性蚀刻以从触点层级电介质层73上方和在每个背侧沟槽79的底部处去除绝缘材料层的水平部分。绝缘材料层的每个剩余部分构成绝缘间隔物74。背侧腔存在于由每个绝缘间隔物74包围的容积内。半导体材料层10的顶部表面可在每个背侧沟槽79的底部处物理上暴露。

背侧触点通孔结构76可形成于每个背侧腔内。每个触点通孔结构76可填充相应腔。触点通孔结构76可通过在背侧沟槽79的剩余末填充容积(即，背侧腔)中沉积至少一种导电材料而形成。例如，至少一种导电材料可包含导电衬里76A和导电填充材料部分76B。导电衬里76A可包含导电金属衬里，例如TiN、TaN、WN、TiC、TaC、WC、其合金或其堆叠。导电衬里76A的厚度可在3nm到30nm的范围内，但也可采用更小和更大的厚度。导电填充材料部分76B可包含金属或金属合金。例如，导电填充材料部分76B可包含W、Cu、Al、Co、Ru、Ni、其合金或其堆叠。

至少一种导电材料可采用上覆于交替堆叠(32、46)的触点层级电介质层73作为终止层来进行平坦化。如果采用化学机械平坦化(CMP)工艺，则触点层级电介质层73可用作CMP终止层。背侧沟槽79中的至少一种导电材料的每个剩余连续部分构成背侧触点通孔结构76。

替代地，上述绝缘材料层可形成于背侧沟槽79中以完全填充背侧沟槽79的整个容积，并且可主要由至少一种电介质材料组成。在此替代实施例中，可省略源极区61和背侧沟槽通孔结构76，并且水平源极线(例如，直接带触点)可接触半导体通道60的下部部分的一侧。

参考图12A和12B，可穿过触点层级电介质层73且可选地穿过逆向阶梯式电介质材料部分65形成额外触点通孔结构(88、86、8P)。例如，可穿过每个漏极区63上的触点层级电介质层73形成漏极触点通孔结构88。可穿过触点层级电介质层73并且穿过逆向阶梯式电介质材料部分65在导电层46上形成字线触点通孔结构86。可穿过逆向阶梯式电介质材料部分65直接在外围装置的相应节点上形成外围装置触点通孔结构8P。

如图12A中所示，相邻存储器开口填充结构58之间的每个导电层46(例如，字线)的横向宽度“W1”大于相同导电层46的竖直高度“V”。相邻存储器开口填充结构58之间的每个绝缘层32和突出部(即，绝缘材料部分33)的横向宽度“W2”之和大于横向宽度W1。因此，通过形成从绝缘层32突出的绝缘材料部分33，较大容积由存储器开口填充结构58之间的导电层填充。这减少了字线电阻。存储器材料层54的波浪形轮廓减少了相邻字线干扰，而不需要远离存储器开口填充结构58的字线的较大凹部(且因此损失导电材料并导致更高的电阻)。

在一个实施例中，存储器材料层54的位于牺牲材料层42的层级处的部分相对于存储器材料层54的位于绝缘层32的层级处的部分从穿过存储器开口填充结构58的几何中心(即，填充存储器开口填充结构58的整个容积且整体密度均匀的假设物体的重心)的竖直轴线VA向外横向突出。

同时参考1-12B，每个存储器开口填充结构58可包括阻挡电介质层52，其接触绝缘材料部分33的竖直堆叠的全部内侧壁且接触存储器材料层54的全部外侧壁。在一个实施例中，导电层46中的每一者可与存储器开口填充结构58竖直间隔开并且通过相应背侧阻挡电介质层44与绝缘层32中的上覆绝缘层和/或下伏绝缘层竖直间隔开。在一个实施例中，背侧阻挡电介质层44中的一个背侧阻挡电介质层接触绝缘材料部分33中的一个绝缘材料部分的圆柱形外侧壁的上部部分、阻挡电介质层52的外侧壁的圆柱形段以及绝缘材料部分33中的另一绝缘材料部分的圆柱形外侧壁的下部部分。在一个实施例中，每个绝缘材料部分33的相应竖直圆柱形外侧壁接触绝缘层32中的相应绝缘层的圆柱形侧壁和背侧阻挡电介质层44中的相应背侧阻挡电介质层的圆柱形侧壁的段。

根据本公开的第二实施例，可提供第二示例性结构，其可直到图5C的处理步骤都与第一示例性结构相同。随后，对用于形成存储器开口填充结构58和支撑柱结构20的处理步骤序列作出修改。

图13A-13K是根据本公开的第二实施例的在形成存储器开口填充结构期间在第二示例性结构内的存储器开口的依序示意性竖直横截面图。

参考图13A，示出根据本公开的第二实施例的第二示例性结构内的存储器开口，所述存储器开口可具有与图5C中所示的存储器开口相同的结构。牺牲材料层42和绝缘层32的侧壁之间的横向凹进距离(即，横向偏移距离)可在4nm到60nm的范围内，例如8nm到30nm的范围内，但也可采用更小和更大的横向凹进距离。

参考图13B，可选地执行各向同性凹进蚀刻工艺以使绝缘层32和绝缘顶盖层70的物理上暴露表面各向同性地凹进。例如，如果绝缘层32和绝缘顶盖层70包括氧化硅，则可执行采用稀氢氟酸的湿式蚀刻工艺以使绝缘层32和绝缘顶盖层70的物理上暴露表面各向同性地凹进各向同性凹进蚀刻距离，所述各向同性凹进蚀刻距离可在1nm到10nm的范围内，但也可采用更小和更大的各向同性凹进蚀刻距离。

参考图13C，连续氧化硅衬里31C可选地通过共形沉积工艺(例如化学气相沉积工艺)来沉积。连续氧化硅衬里31C的厚度可在1nm到10nm的范围内，但也可采用更小和更大的厚度。连续氧化硅衬里31C可形成为没有任何开口穿过其中的连续结构。

参考图13D，可执行图5D的处理步骤以在牺牲材料层42的层级处的每个横向凹部内形成电介质金属氧化物部分41的竖直堆叠。如在每个电介质金属氧化物部分41的内侧壁与外侧壁之间测得的横向宽度可在2nm到50nm的范围内，例如5nm到20nm的范围内，但也可采用更小和更大的横向宽度。电介质金属氧化物部分41的竖直堆叠可形成于每个存储器开口49周围的横向凹部中。根据实施例，电介质金属氧化物部分41的竖直堆叠可为随后被去除的牺牲结构，或可并入到最终装置结构中。电介质金属氧化物部分41的内侧壁可与连续氧化硅衬里31C的内圆柱形侧壁竖直重合。可在去除电介质金属氧化物材料的未掩模部分的各向异性蚀刻工艺的终端部分期间附带地蚀刻连续氧化硅衬里31C的位于绝缘顶盖层70的顶部表面上方或底座通道部分11上方的水平部分。连续氧化硅衬里31C的每个剩余部分构成管状氧化硅衬里31T，其具有大体管状配置且在横向范围中沿着竖直方向有起伏。

参考图13E，可执行图5E的处理步骤以在绝缘层的物理上暴露表面上形成绝缘材料部分33的竖直堆叠，且在绝缘顶盖层70的物理上暴露表面上形成连续绝缘材料层33C。

在一个实施例中，连续氧化硅衬里31C和绝缘材料部分33的竖直堆叠可包括相同绝缘材料(即，氧化硅材料)，和/或可主要由相同绝缘材料组成。每个绝缘材料部分33的如在内侧壁与外侧壁之间测得的横向厚度小于每个牺牲材料层42的二分之一厚度，以防止相邻绝缘材料部分33的合并。在一个实施例中，每个绝缘材料部分33的横向厚度可在每个牺牲材料层42的厚度的5％到45％的范围内，例如10％到35％和/或15％到25％的范围内。例如，每个绝缘材料部分33的横向厚度可在2nm到22nm的范围内，例如4nm到15nm的范围内，但也可采用更小和更大的厚度。每个绝缘材料部分33可包括直外侧壁33OS以及波状内侧壁，所述波状内侧壁包含直内侧壁段33IS、与直外侧壁的顶部周边和直内侧壁段的顶部周边毗邻的上部凸形环形表面段33UC以及与直外侧壁的底部周边和直内侧壁段的底部周边毗邻的下部凸形环形表面段33LC。

参考图13F，可执行图5F的处理步骤以通过相应共形沉积工艺将包含可选的阻挡电介质层52、存储器材料层54、电介质材料衬里56、可选的牺牲覆盖材料层601的层堆叠依序沉积在存储器开口49中。阻挡电介质层52、存储器材料层54、电介质材料衬里56和牺牲覆盖材料层601中的每一者可在竖直横截面轮廓中形成有相应轮廓，使得每层的轮廓复制先前沉积层的内表面的轮廓，或者在可选的阻挡电介质层52的情况下，复制电介质金属氧化物部分41的竖直堆叠和绝缘材料部分33的竖直堆叠的组合的物理上暴露表面的轮廓。因此，阻挡电介质层52、存储器材料层54、电介质材料衬里56和牺牲覆盖材料层601中的每一者可具有相应横向起伏竖直横截面轮廓，其在牺牲材料层42的层级处从穿过存储器开口49的几何中心的竖直轴线向外突出。

参考图13G，可执行图5G的处理步骤以采用至少一种各向异性蚀刻工艺依序各向异性地蚀刻上覆于绝缘顶盖层70的可选的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54、阻挡电介质层52以及连续绝缘材料层33C的水平延伸部分。可通过至少一种各向异性蚀刻工艺去除位于绝缘顶盖层70的顶部表面上方的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54、阻挡电介质层52和连续绝缘材料层33C的部分。另外，可去除每个存储器腔49'的底部处的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54和阻挡电介质层52的水平部分以在其剩余部分中形成开口。牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54C、阻挡电介质层52C和连续绝缘材料层33C中的每一者可通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻，所述蚀刻化学物质对于各种材料层可以相同或可以不相同。

可随后相对于电介质材料衬里56的材料选择性地去除牺牲覆盖材料层601。在牺牲覆盖材料层601包含半导体材料的情况下，可执行采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿式蚀刻工艺来去除牺牲覆盖材料层601。替代地，层601可保留在最终装置中。

参考图13H，可执行图5H的处理步骤以将半导体通道层60C直接沉积在底座通道部分11的半导体表面上，或在省略底座通道部分11的情况下直接沉积在半导体材料层10上，且直接沉积在电介质材料衬里56(或牺牲覆盖材料层601，如果存在的话)上。

参考图13I，在每个存储器开口中的存储器腔49'未由半导体通道层60C完全填充的情况下，可执行图5I的处理步骤。电介质芯层62C可沉积在存储器腔49'中以填充每个存储器开口内的存储器腔49'的任何剩余部分。

参考图13J，可执行图5J的处理步骤以在每个存储器开口内形成电介质芯62。

参考图13K，可执行图5K的处理步骤以在每个存储器开口内形成漏极区63和竖直半导体通道60。

电介质材料衬里56由存储器材料层54包围，且横向包围竖直半导体通道60的一部分。毗邻的每组阻挡电介质层52、存储器材料层54和电介质材料衬里56共同构成存储器膜50，所述存储器膜可以宏观滞留时间存储电荷或铁电极化。在一些实施例中，阻挡电介质层52在此步骤可能不存在于存储器膜50中，且背侧阻挡电介质层可随后在形成背侧凹部之后形成。如本文中所使用，宏观滞留时间指代适合于存储器装置作为永久存储器装置操作的滞留时间，例如超过24小时的滞留时间。

存储器开口49内的存储器膜50和竖直半导体通道60的每个组合构成存储器堆叠结构55。存储器堆叠结构55是半导体通道、可选的电介质材料衬里56、包括存储器材料层54的部分的多个存储器元件和可选的阻挡电介质层52的组合。填充存储器开口49的整组材料部分在本文中被称为存储器开口填充结构58。填充支撑开口19的整组材料部分构成支撑柱结构。

一般来说，存储器开口填充结构58可形成于每个存储器开口49中。存储器开口填充结构58包括管状氧化硅衬里31T、电介质金属氧化物部分41的竖直堆叠、绝缘材料部分33的竖直堆叠，以及依序形成于绝缘材料部分33的竖直堆叠上方的存储器材料层54和竖直半导体通道60。电介质材料衬里56可横向包围竖直半导体通道60。存储器材料层54可具有横向起伏竖直横截面轮廓且可横向包围电介质材料衬里56。绝缘材料部分33的竖直堆叠内的每个绝缘材料部分33包括接触绝缘层32中的相应绝缘层的相应竖直圆柱形外侧壁，以及包含与相应竖直圆柱形侧壁的顶部边缘或底部边缘毗邻的至少一个环形凹形表面段的相应内侧壁。

绝缘材料部分33的竖直堆叠内的每个绝缘材料部分33包括通过相应管状氧化硅衬里31T与绝缘层32中的相应绝缘层横向间隔开均匀距离的相应竖直圆柱形外侧壁。绝缘材料部分33的竖直堆叠内的每个绝缘材料部分33包括包含与相应竖直圆柱形侧壁的顶部边缘或底部边缘毗邻的至少一个环形凹形表面段的相应内侧壁。

参考图14，可随后执行图7A-7C的处理步骤以形成背侧沟槽79和源极区61。

参考图15，可执行图8A和8B的处理步骤以通过相对于绝缘层32、绝缘顶盖层70、触点层级电介质层73、源极区61和管状氧化硅衬里31T选择性地去除牺牲材料层42来形成背侧凹部43。例如，如果牺牲材料层42包括氮化硅，则可执行采用热磷酸的湿式蚀刻工艺以去除牺牲材料层42。每个管状氧化硅衬里31T的外侧壁的表面段可对于背侧凹部43物理上暴露。

参考图16，可执行各向同性蚀刻工艺以去除背侧凹部43的每个层级处的管状氧化硅衬里31T的物理上暴露部分。例如，可执行采用稀氢氟酸的湿式蚀刻工艺以去除位于背侧凹部43的层级处的管状氧化硅衬里31T的部分。每个管状氧化硅衬里31T被分成位于绝缘层32中的相应绝缘层的层级处或位于绝缘顶盖层70的层级处的分立氧化硅部分31。绝缘层32和绝缘顶盖层70的表面可在各向同性蚀刻工艺期间附带地凹进。

除氧化硅部分31中的最顶部氧化硅部分和最底部氧化硅部分外的每个氧化硅部分31可具有管状配置，且可包括分别接触绝缘层32中的相应绝缘层的圆柱形侧表面、上部环形表面段和下部环形表面段的相应部分31C、31U、31L。另外，每个氧化硅部分可接触绝缘材料部分33中的相应绝缘材料部分的圆柱形外侧壁的一部分。每个电介质金属氧化物部分41的外圆柱形侧壁可对于背侧凹部43中的相应背侧凹部物理上暴露。电介质金属氧化物部分41可充当背侧阻挡电介质材料。

参考图17，可执行氧化工艺以形成管状电介质间隔物116和平坦电介质部分616。随后，可在省略用于形成背侧阻挡电介质层44的处理步骤的情况下执行图10A和10B的处理步骤。因此，导电层46可直接形成于电介质金属氧化物部分41的外侧壁上且直接形成于绝缘层32的水平表面上。

参考图18A，可执行图11、12A和12B的处理步骤以形成绝缘间隔物74和各种触点通孔结构(76、88、86、8P)。

参考图18B，可通过省略图13B的处理步骤处的绝缘层32的各向同性凹进并且省略图13C的处理步骤处的连续氧化硅衬里31C的形成从第二示例性结构导出第二示例性结构的替代实施例。替代地，可通过省略图9A和9B的处理步骤并且省略背侧阻挡电介质层44的形成从图8A和8B的第一示例性结构导出第二示例性结构的替代实施例。电介质金属氧化物部分41可充当背侧阻挡电介质材料。

同时参考图18A和18B，存储器材料层54的位于牺牲材料层42的层级处的部分相对于存储器材料层54的位于绝缘层32的层级处的部分从穿过存储器开口填充结构58的几何中心(即，填充存储器开口填充结构58的整个容积且整体密度均匀的假设物体的重心)的竖直轴线VA向外横向突出。

在一个实施例中，每个存储器开口填充结构58包括阻挡电介质层52，其接触绝缘材料部分33的竖直堆叠的全部内侧壁且接触存储器材料层54的全部外侧壁。在一个实施例中，存储器开口填充结构58包括位于导电层46的层级处且接触阻挡电介质层52的不与绝缘材料部分33的竖直堆叠接触的外侧壁的段的背侧阻挡电介质部分(包括电介质金属氧化物部分41)的竖直堆叠。

在一个实施例中，背侧阻挡电介质部分(包括电介质金属氧化物部分41)中的每一者的形状具有矩形的竖直横截面轮廓并且所述每一者接触导电层46中的相应导电层的圆柱形侧壁。在一个实施例中，存储器开口填充结构58包括氧化硅部分31的竖直堆叠，其接触绝缘材料部分33中的相应绝缘材料部分的外侧壁且接触绝缘层32中的相应绝缘层的圆柱形侧壁且与背侧阻挡电介质部分的竖直堆叠(为电介质金属氧化物部分41的竖直堆叠)竖直交错，如图18A中所示。

同时参考图1-18B，提供一种存储器装置，其包括：绝缘层32和导电层46的交替堆叠；存储器开口49，其竖直地延伸穿过交替堆叠(32、46)；以及存储器开口填充结构58，其位于存储器开口49中且包括竖直半导体通道60、具有横向起伏竖直横截面轮廓且横向包围竖直半导体通道60的存储器材料层54以及从绝缘层32突出到存储器开口49中的绝缘材料部分33的竖直堆叠。

在图5E和13E中所示的一个实施例中，绝缘材料部分33的竖直堆叠内的每个绝缘材料部分33包括接触绝缘层32中的相应绝缘层或与所述绝缘层横向间隔开均匀距离的相应竖直圆柱形外侧壁33OS，以及包含段32IS和与相应竖直圆柱形外侧壁32OS的顶部边缘或底部边缘毗邻的至少一个环形凹形表面段(32UC、32LC)的相应内侧壁。

在一个实施例中，存储器材料层54的位于导电层46的层级处的部分相对于存储器材料层54的位于绝缘层32的层级处的部分从穿过存储器开口填充结构58的几何中心的竖直轴线VA向外横向突出。

在一个实施例中，导电层46中的每一者与存储器开口填充结构58竖直间隔开并且通过相应背侧阻挡电介质层44与绝缘层32中的上覆绝缘层或下伏绝缘层竖直间隔开。背侧阻挡电介质层44中的一个背侧阻挡电介质层接触绝缘材料部分33中的一个绝缘材料部分的圆柱形外侧壁的上部部分、阻挡电介质层52的外侧壁的圆柱形段以及绝缘材料部分33中的另一绝缘材料部分的圆柱形外侧壁的下部部分。在一个实施例中，每个绝缘材料部分33的相应竖直圆柱形外侧壁33OS接触绝缘层32中的相应绝缘层的圆柱形侧壁和背侧阻挡电介质层44中的相应背侧阻挡电介质层的圆柱形侧壁的段。

在第二实施例中，存储器开口填充结构58进一步包括位于导电层46的层级处且接触阻挡电介质层52的外侧壁的不与绝缘材料部分33的竖直堆叠接触的段的金属氧化物背侧阻挡电介质部分41的竖直堆叠。

根据本公开的方面，可提供第三示例性结构，其可直到图5B的处理步骤都与第一示例性结构相同。随后，对用于形成存储器开口填充结构58和支撑柱结构20的处理步骤序列作出修改。

图19A-19M是根据本公开的第三实施例在存储器开口填充结构58的形成期间在第三示例性结构内的存储器开口的依序示意性竖直横截面图。

参考图19A，第三示例性结构可具有与图5B的第一示例性结构相同的结构。

参考图19B，通过采用各向同性蚀刻工艺相对于每个存储器开口49周围的牺牲材料层42选择性地使绝缘层32横向凹进来在绝缘层32的层级处形成横向凹部249。例如，如果牺牲材料层包括氮化硅，且如果绝缘层32和绝缘顶盖层70包括氧化硅材料(例如，未掺杂硅酸盐玻璃)，则可执行采用稀氢氟酸的湿式蚀刻工艺以相对于牺牲材料层42的物理上暴露表面使绝缘层32和绝缘顶盖层70的物理上暴露表面横向凹进。在一个实施例中，各向同性蚀刻工艺的横向凹进距离可在5nm到100nm的范围内，例如20nm到60nm的范围内，但也可采用更小和更大的横向凹进距离。

参考图19C，氧化硅衬里21可形成于每个存储器开口49周围的交替堆叠(32、42)的物理上暴露表面上。氧化硅衬里21包含氧化硅材料，例如未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃，且可通过例如化学气相沉积工艺等保形沉积工艺形成。氧化硅衬里21的厚度可在2nm到20nm的范围内，例如4nm到10nm的范围内，但也可采用更小和更大的厚度。

参考图19D，外绝缘间隔物材料层38C可共形地沉积在位于每个存储器开口周围的绝缘层32的层级处的环形凹部中。外绝缘间隔物材料层38C包含不同于氧化硅衬里21的材料的外绝缘间隔物材料，且允许用于从其物理上暴露表面生长另一电介质材料(被称为内绝缘间隔物材料)、同时抑制从氧化硅衬里21的物理上暴露表面生长内绝缘间隔物材料的选择性生长工艺。外绝缘间隔物材料层38C填充每个存储器开口49周围的横向凹部的全部容积。

在一个实施例中，外绝缘间隔物材料包括第一碳氧化硅材料。如本文中所使用，碳氧化硅材料指代具有SiC

参考图19E，可通过执行回蚀工艺来去除外绝缘间隔物材料层38C的位于横向凹部外的部分。例如，如果外绝缘间隔物材料层38C包含第一碳氧化硅材料，则可执行采用氧等离子体的灰化工艺以将外绝缘间隔物材料层38C的表面部分转换成氧化硅材料，所述氧化硅材料以比第一碳氧化硅材料小的原子浓度包含碳。可选择灰化工艺的持续时间和等离子体强度，使得外绝缘间隔物材料层38C的被转化成氧化硅(碳原子浓度显著更低)的部分的横向厚度与绝缘层32的侧壁上方的外绝缘间隔物材料层38C的厚度大致相同。

可执行湿式蚀刻工艺以去除外绝缘间隔物材料层38C的氧原子原子浓度比第一碳氧化硅材料更低的部分。湿式蚀刻工艺可采用例如稀氢氟酸和/或磷酸。可选择湿式蚀刻工艺的持续时间，使得氧化硅衬里21在牺牲材料层的层级处物理上暴露，而外绝缘间隔物材料层38C的剩余部分在绝缘层的层级处存在于氧化硅衬里21中的横向凹部内。

在一个实施例中，外绝缘间隔物材料层38C的每个剩余部分可具有环面配置。外绝缘间隔物材料层38C的每个剩余环面部分构成外绝缘间隔物38。一般来说，可通过将外绝缘间隔物材料沉积在氧化硅衬里21的横向凹部的未填充容积中使得全部横向凹部填充有外绝缘间隔物材料，以及通过从氧化硅衬里21中的横向凹部外部回蚀外绝缘间隔物材料的部分来形成外绝缘间隔物38的竖直堆叠。外绝缘间隔物38的内侧壁可与氧化硅衬里21的内侧壁竖直重合，或可相对于含有氧化硅衬里21的内侧壁的竖直侧壁向外横向凹进。每个外绝缘间隔物38的横向厚度可在5nm到60nm的范围内，例如10nm到30nm的范围内，但也可采用更小和更大的横向厚度。

参考图19F，可选地执行各向异性蚀刻工艺以去除上覆于绝缘顶盖层70或上覆于底座通道部分11的顶部表面的氧化硅衬里21的水平部分。

参考图19G，可从外绝缘间隔物38的物理上暴露表面选择性地生长内绝缘间隔物材料，同时抑制从氧化硅衬里21的物理上暴露表面生长内绝缘间隔物材料。沉积在外绝缘间隔物38中的相应外绝缘间隔物上的内绝缘间隔物材料的每个部分构成内绝缘间隔物39。一般来说，可通过从外绝缘间隔物38的竖直堆叠的物理上暴露表面选择性地生长内绝缘间隔物材料、同时抑制从氧化硅衬里21的物理上暴露表面生长内绝缘间隔物材料，来形成内绝缘间隔物39的竖直堆叠。

内绝缘间隔物材料包含从外绝缘间隔物材料选择性地成长同时抑制从氧化硅衬里21的表面的生长的材料。例如，外绝缘间隔物38包括第一碳氧化硅材料，且内绝缘间隔物材料包括第二碳氧化硅材料，所述第二碳氧化硅材料可具有与第一碳氧化硅材料相同的材料成分，或可具有与第一碳氧化硅材料不同的材料成分。

在一个实施例中，第二碳氧化硅材料可具有SiC

参考图19H，可执行图5F的处理步骤以在存储器开口49中形成包含可选的阻挡电介质层52、存储器材料层54、电介质材料衬里56和可选的牺牲覆盖材料层601的层堆叠。阻挡电介质层52、存储器材料层54、电介质材料衬里56和牺牲覆盖材料层601中的每一者可在竖直横截面轮廓中形成有相应轮廓，使得每层的轮廓复制先前沉积层的内表面的轮廓，或者在可选的阻挡电介质层52的情况下，复制内绝缘间隔物39的竖直堆叠和氧化硅衬里21的组合的物理上暴露表面的轮廓。因此，阻挡电介质层52、存储器材料层54、电介质材料衬里56和牺牲覆盖材料层601中的每一者可具有相应横向起伏(例如，波状)竖直横截面轮廓，其在牺牲材料层42的层级处从穿过存储器开口49的几何中心的竖直轴线向外突出，并且在绝缘层32的层级处向内突出到存储器开口49中。

参考图19I，可执行图5G的处理步骤以采用至少一种各向异性蚀刻工艺依序各向异性地蚀刻上覆于绝缘顶盖层70的可选的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54和阻挡电介质层52。可通过至少一种各向异性蚀刻工艺去除位于绝缘顶盖层70的顶部表面上方的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54和阻挡电介质层52的部分。另外，可去除每个存储器腔49'的底部处的牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54和阻挡电介质层52的水平部分以在其剩余部分中形成开口。牺牲覆盖材料层601、电介质材料衬里56、存储器材料层54和阻挡电介质层52中的每一者可通过采用相应蚀刻化学物质的相应各向异性蚀刻工艺来蚀刻，所述蚀刻化学物质对于各种材料层可以相同或可以不相同。

参考图19J，可执行图5H的处理步骤以将半导体通道层60C直接形成在底座通道部分11的半导体表面上，或在省略底座通道部分11的情况下直接形成在半导体材料层10上，且直接形成在电介质材料衬里56上(或在牺牲覆盖材料层601包括保留在存储器装置中的半导体材料的情况下，直接形成在牺牲覆盖材料层601上)。

参考图19K，在每个存储器开口中的存储器腔49'未由半导体通道层60C完全填充的情况下，可执行图5I的处理步骤。在这种情况下，电介质芯层62C可沉积在存储器腔49'中以填充每个存储器开口内的存储器腔49'的任何剩余部分。

参考图19L，可执行图5J的处理步骤以在每个存储器开口内形成电介质芯62。

参考图19M，可执行图5K的处理步骤以在每个存储器开口内形成漏极区63和竖直半导体通道60。

一般来说，存储器开口填充结构58可形成于每个存储器开口49中。存储器开口填充结构58包括氧化硅衬里21、外绝缘间隔物38的竖直堆叠、内绝缘间隔物39的竖直堆叠以及依序形成于内绝缘间隔物39的竖直堆叠上方的存储器材料层54和竖直半导体通道60。在一个实施例中，电介质材料衬里56可横向包围竖直半导体通道60，且存储器材料层54可横向包围电介质材料衬里56。内绝缘间隔物39的竖直堆叠可位于多个绝缘层32的层级处。在一个实施例中，外绝缘间隔物38的竖直堆叠位于内绝缘间隔物39中的相应内绝缘间隔物上，且各自具有比内绝缘间隔物39中的相应内绝缘间隔物更小的竖直范围。

在一个实施例中，存储器开口填充结构58包括氧化硅衬里21，其在交替堆叠(32、42)内连续地竖直延伸穿过多个牺牲材料层42和多个绝缘层32并且相对于氧化硅衬里21的位于多个牺牲材料层42的层级处的部分在多个绝缘层32的层级处从穿过存储器开口填充结构58的几何中心的竖直轴线VA向外横向突出。

在一个实施例中，内绝缘间隔物39的竖直堆叠和外绝缘间隔物38的竖直堆叠包括不同于氧化硅的材料。在一个实施例中，外绝缘间隔物38的竖直堆叠包括第一碳氧化硅材料，且内绝缘间隔物39的竖直堆叠包括第二碳氧化硅材料。

在一个实施例中，存储器开口填充结构58包括阻挡电介质层52，其连续地竖直延伸穿过多个牺牲材料层42和多个绝缘层32并且相对于阻挡电介质层52的位于多个牺牲材料层42的层级处的部分在多个绝缘层32的层级处朝向穿过存储器开口填充结构58的几何中心的竖直轴线VA向内横向突出。在一个实施例中，阻挡电介质层52在多个牺牲材料层42的层级处接触氧化硅衬里21，并且在多个绝缘层32的层级处通过外绝缘间隔物38的竖直堆叠和内绝缘间隔物39的竖直堆叠的组合与氧化硅衬里21横向间隔开。

在一个实施例中，外绝缘间隔物38中的每一者包括：接触氧化硅衬里21的内表面的圆柱形段的外圆柱形侧壁，接触氧化硅衬里21的内表面的环形水平段的环形顶部表面，接触氧化硅衬里21的内表面的另一环形水平段的环形底部表面，以及接触内绝缘间隔物39中的相应内绝缘间隔物的外侧壁的内圆柱形侧壁。

在一个实施例中，内绝缘间隔物39中的每一者包括接触外绝缘间隔物38中的相应外绝缘间隔物的内侧壁的外侧壁，氧化硅衬里21的内表面的上覆于外绝缘间隔物38中的相应外绝缘间隔物的内侧壁的第一圆柱形段，以及氧化硅衬里21的内表面的下伏于外绝缘间隔物38中的相应外绝缘间隔物的内侧壁的第二圆柱形段。

在一个实施例中，外绝缘间隔物38的竖直堆叠内的每个外绝缘间隔物38具有矩形的相应竖直横截面形状。在图19M中所示的一个实施例中，内绝缘间隔物39的竖直堆叠内的每个内绝缘间隔物39具有包含直外侧壁39OS和波状内侧壁的相应竖直横截面形状，所述波状内侧壁包括直内侧壁段39IS和连接直外侧壁和直内侧壁段的至少一个凸形内侧壁段39IC。

在图19M中所示的一个实施例中，内绝缘间隔物39的竖直堆叠内的除内绝缘间隔物39中的最底部内绝缘间隔物外的每个内绝缘间隔物39包括：圆柱形外侧壁39OS；以及波状内侧壁，其包括圆柱形内侧壁段39IS、与圆柱形外侧壁的顶部周边和圆柱形内侧壁段的顶部周边毗邻的上部环形凸形段39IC以及与圆柱形外侧壁的底部周边和圆柱形内侧壁段的底部周边毗邻的下部环形凸形段39IC。

在图19M中所示的一个实施例中，存储器材料层54包括外表面，所述外表面包括：第一圆柱形段54F，其位于多个牺牲材料层42的层级处；第二圆柱形段54S，其位于多个绝缘层32的层级处、与第一圆柱形段竖直交错并且相对于第一圆柱形段朝向穿过存储器开口填充结构58的几何中心的竖直轴线VA向内横向偏移；以及凹形环形段54A，其连接第一圆柱形段54F和第二圆柱形段54S的相应竖直相邻对。

在一个实施例中，存储器开口填充结构58包括隧穿电介质层作为电介质材料衬里56，电介质材料衬里位于存储器材料层54与竖直半导体通道60之间，且存储器材料层54包括电荷存储层。在这种情况下，竖直NAND串可形成于存储器开口中。

参考图20，可随后执行图7A-7C的处理步骤以形成背侧沟槽79和源极区61。

参考图21，可执行图8A和8B的处理步骤以通过相对于绝缘层32、绝缘顶盖层70、触点层级电介质层73、源极区61和氧化硅衬里21选择性地去除牺牲材料层42来形成背侧凹部43。例如，如果牺牲材料层42包括氮化硅，则可执行采用热磷酸的湿式蚀刻工艺以去除牺牲材料层42。氧化硅衬里21的表面段可对于背侧凹部43物理上暴露。可执行氧化工艺以形成管状电介质间隔物116和平坦电介质部分616。

参考图22，可执行图10A和10B的处理步骤。可选的背侧阻挡电介质层44和导电层46可形成于背侧凹部43中。背侧阻挡电介质层44(如果存在的话)可直接形成于氧化硅衬里21的外侧壁上且直接形成于绝缘层32的水平表面上。由于在此实施例中牺牲材料层42不相对于存储器开口49凹进，因此导电层46(例如，控制栅电极)由于较长横向长度和较低电阻而具有较大容积。此外，碳氧化硅间隔物材料的相对低介电常数减少竖直相邻的字线/控制栅电极之间的相邻字线干扰和电容耦合。

参考图23，可执行图11、12A和12B的处理步骤以形成绝缘间隔物74和各种触点通孔结构(76、88、86、8P)。

共同参考图19A-23以及与第三示例性结构相关的所有图示，一种存储器装置包括：绝缘层32和导电层46的交替堆叠；存储器开口49，其竖直地延伸穿过交替堆叠(32、46)；以及存储器开口填充结构58，其位于存储器开口49中且包括竖直半导体通道60、横向包围竖直半导体通道60的存储器材料层54、位于多个绝缘层32的层级处的内绝缘间隔物39的竖直堆叠以及位于内绝缘间隔物39中的相应内绝缘间隔物上且各自具有比内绝缘间隔物39中的相应内绝缘间隔物更小的竖直范围的外绝缘间隔物38的竖直堆叠。

在一个实施例中，存储器开口填充结构58进一步包括氧化硅衬里21，其在存储器开口49中连续地竖直延伸(例如，在交替堆叠(32、46)内连续地竖直延伸穿过多个导电层46和多个绝缘层32)并且相对于氧化硅衬里21的位于多个导电层46的层级处的部分在多个绝缘层32的层级处从穿过存储器开口填充结构58的几何中心的竖直轴线VA向外横向突出。

在一个实施例中，存储器开口填充结构58进一步包括阻挡电介质层52，其连续地竖直延伸穿过存储器开口40(例如，穿过多个导电层46和多个绝缘层32)并且相对于阻挡电介质层52的位于多个导电层46的层级处的部分在多个绝缘层32的层级处朝向穿过存储器开口填充结构58的几何中心的竖直轴线VA向内横向突出。

在一个实施例中，阻挡电介质层52在多个导电层46的层级处接触氧化硅衬里21，并且在多个绝缘层32的层级处通过外绝缘间隔物38的竖直堆叠和内绝缘间隔物39的竖直堆叠的组合与氧化硅衬里21横向间隔开。

在一个实施例中，存储器材料层54包括外表面，所述外表面包括：第一圆柱形段54F，其位于多个导电层46的层级处；第二圆柱形段54S，其位于多个绝缘层32的层级处、与第一圆柱形段竖直交错并且相对于第一圆柱形段朝向穿过存储器开口填充结构58的几何中心的竖直轴线VA向内横向偏移；以及凹形环形段54A，其连接第一圆柱形段和第二圆柱形段的相应竖直相邻对。

在一个实施例中，存储器开口填充结构58进一步包括隧穿电介质层作为电介质材料衬里56；存储器材料层54包括电荷存储层；并且存储器装置包括竖直NAND串。在一个实施例中，存储器装置可包括二维竖直NAND串阵列，其包含三维存储器元件阵列(包括存储器材料层54的位于导电层46的层级处的部分)。

本公开的示例性结构中的每一者可包含三维存储器装置。在一个实施例中，三维存储器装置包括三维NAND存储器装置。导电层46可包括或可电连接到三维NAND存储器装置的相应字线。衬底(9、10)可包括硅衬底。竖直NAND存储器装置可包括硅衬底上方的三维NAND串阵列。硅衬底可包含集成电路，其包括用于位于其上的存储器装置的驱动器电路(包括至少一个半导体装置700的子集)。导电层46可包括多个控制栅电极，其具有基本上平行于衬底(9、10)的顶部表面，例如在一对背侧沟槽79之间延伸的条带形状。多个控制栅电极至少包括位于第一装置层级中的第一控制栅电极，以及位于第二装置层级中的第二控制栅电极。三维NAND串阵列可包括：多个半导体通道(59、11、60)；以及多个电荷存储元件(包括存储器膜50的部分，即存储器材料层54的部分)。每个电荷存储元件可位于多个半导体通道(59、11、60)中的相应半导体通道附近。

本公开的实施例的存储器材料层54的波状竖直横截面轮廓允许通过几何效应增强在存储器元件的层级处的电场的幅度，即在位于导电层46的层级处的存储器材料层54的部分处的电场的幅度。换句话说，存储器元件的层级处的电场的幅度通过存储器材料层54的竖直横截面轮廓中的轮廓而增强。此外，所述配置还减少相邻字线干扰。因此，采用本公开的实施例的几何结构的三维存储器装置可在比类似的三维存储器装置更低的操作电压下操作，且因此可降低功耗、增加信噪比，且/或增加三维存储器装置的可靠性和/或操作寿命。

虽然前述内容指代特定的优选实施例，但应理解，本公开不限于此。所属领域的一般技术人员将想到，可对所公开的实施例作各种修改且这些修改意图在本公开的范围内。假定并非彼此的替代方案的所有实施例当中存在兼容性。除非另外明确地陈述，否则词语“包括”或“包含”涵盖其中词语“主要由……组成”或词语“由……组成”替换词语“包括”或“包含”的所有实施例。在本公开中说明采用特定结构和/或配置的实施例的情况下，应理解，可利用在功能上等效的任何其它兼容结构和/或配置实践本公开，条件是此类替代物并未被明确禁用或并未以其它方式被本领域的一般技术人员已知为是不可能的。所有本文中列举的公开、专利申请以及专利以全文引用的方式并入本文中。