图像传感器

相关申请的交叉引用

本申请要求获得于2021年11月26日在韩国知识产权局提交的第10-2021-0164990号韩国专利申请的优先权和权益，以及于2022年5月12日在韩国知识产权局提交的第10-2022-0058544号韩国专利申请的优先权和权益，这些申请的全部内容通过引用并入本文。

技术领域

本公开涉及一种图像传感器。

背景技术

图像传感器生成根据入射光量而变化的像素信号，并且对像素信号执行模数转换，以生成图像数据。图像传感器将一行的像素信号转换成图像数据，存储图像数据，并且将存储的图像数据传输到数字电路。在图像传感器的像素阵列中形成许多列。具体地，列的数量随着分辨率增加而增加。在这种情况下，与位于后面的列对应的图像数据可能被有延迟地传输到数字电路。由于延迟时间，可能难以满足将图像数据传输到数字电路的定时条件，并且在数字电路中高速处理图像数据时可能出现大的峰值电流。

发明内容

一些实施例可以提供一种用于减少图像数据的传输延迟的图像传感器。

根据一些实施例，图像传感器包括模数转换电路、定时控制器、多个数据缓冲器集群和数字处理电路。模数转换电路可以分别从多个列线接收多个像素信号，并且将多个像素信号分别转换为多个第一像素值。定时控制器可以输出多个使能信号。多个数据缓冲器集群可以分别对应于多个使能信号，并且输出多个第二像素值。每个数据缓冲器集群可以存储多个第一像素值当中的与多个列线当中的连续排列的一些列线对应的第一像素值，并且响应于多个使能信号当中的对应使能信号，将所存储的第一像素值输出作为多个第二像素值当中的一些第二像素值。数字处理电路可以对从多个数据缓冲器集群输出的多个第二像素值执行数字处理。

根据一些实施例，图像传感器包括模数转换电路、定时控制器、多个数据缓冲器集群、多个总线和数字处理电路。模数转换电路可以分别从多个列线接收多个像素信号，并且将多个像素信号分别转换为多个第一像素值。定时控制器可以输出使能信号。多个数据缓冲器集群可以输出多个第二像素值。每个数据缓冲器集群可以存储多个第一像素值当中的与多个列线当中的连续排列的一些列线对应的第一像素值，并且响应于使能信号，将所存储的第一像素值输出作为多个第二像素值当中的一些第二像素值。多个总线可以分别连接到多个数据缓冲器集群，并且每个总线可以将使能信号从定时控制器传输到多个数据缓冲器集群当中的已连接的数据缓冲器集群。数字处理电路可以对从多个数据缓冲器集群输出的多个第二像素值执行数字处理。

根据一些实施例，图像传感器包括像素阵列、模数转换电路、定时控制器、第一数据缓冲器集群、第二数据缓冲器集群和数字处理电路。像素阵列可以包括在行方向上连续排列的多个第一像素和在行方向上连续排列的多个第二像素。模数转换电路可以将多个第一像素的第一像素信号分别转换为多个第一像素值，并且将多个第二像素的第二像素信号分别转换为多个第二像素值。定时控制器可以输出第一使能信号和第二使能信号。第一数据缓冲器集群可以存储多个第一像素值，并且可以响应于第一使能信号，输出多个第一像素值。第二数据缓冲器集群可以存储多个第二像素值，并且可以响应于第二使能信号，输出多个第二像素值。数字处理电路可以对从第一数据缓冲器集群输出的多个第一像素值和从第二数据缓冲器集群输出的多个第二像素值执行数字处理。

附图说明

图1和图2是图像传感器的示例框图。

图3是示出图像传感器的操作定时的示例图。

图4是示出根据实施例的图像传感器的示例图。

图5是示出根据实施例的图像传感器的操作定时的示例图。

图6是根据另一实施例的图像传感器的示例框图。

图7和图8是各自示出根据另一实施例的图像传感器的操作定时的图。

图9是根据另一实施例的图像传感器的示例框图。

图10是根据实施例的计算机设备的示例框图。

具体实施方式

图1和图2中的每一个是图像传感器的示例框图，并且图3是示出图像传感器的操作定时的示例图。

参考图1，图像传感器100可以包括定时控制器110、像素阵列120、行驱动器130、模数转换电路(在下文中称为“ADC电路”)140、数据缓冲器150和数字处理电路160。在一些实施例中，如图1所示，图像传感器100还可以包括图像信号处理器170。在一些实施例中，图像传感器100可以连接到外部图像信号处理器170。

图像传感器100可以被安装在具有图像感应或光学感应功能的电子设备上。例如，图像传感器100可以被安装在电子设备上，诸如相机、智能手机、可穿戴设备、物联网(IoT)设备、家用电器、平板个人计算机(PC)、个人数字助理(PDA)、便携式多媒体播放器(PMP)、导航、无人机和高级驾驶辅助系统(ADAS)。可替换地，图像传感器100可以被安装电子设备上，以作为车辆、家具、制造设备、门、各种测量设备等中的组件。

定时控制器110可以控制图像传感器100的定时。在一些实施例中，定时控制器110可以控制行驱动器130、ADC电路140、数据缓冲器150或数字处理电路160的定时。定时控制器110可以向行驱动器130、ADC电路140、数据缓冲器150或数字处理电路160提供用于控制定时的控制信号。

像素阵列120可以包括以矩阵形式排列的多个像素PX和连接到多个像素PX的多个行线RL和多个列线CL。在一些实施例中，每个像素PX可以包括一个或多个光电转换元件(例如，一个或多个光电探测器)。光电转换元件可以检测入射光，并且根据光量，将入射光转换为电信号(在下文中称为“像素信号”)。行线RL可以在行方向上延伸，并且连接到设置在相同行上的像素PX。例如，行线RL可以将从行驱动器130输出的控制信号传输到包括在像素PX中的器件，例如，晶体管。列线CL可以在列方向上延伸，并且连接到设置在相同列上的像素PX。列线CL可以将从像素PX输出的像素信号传输到ADC电路140。

行驱动器130可以响应于定时控制器110的控制信号，生成用于驱动像素阵列120的控制信号，并且通过行线RL向像素阵列120的像素PX提供控制信号。在一些实施例中，行驱动器130可以控制像素PX以行单元来感应入射光。行单元可以包括一个行。在一些实施例中，行单元可以包括两个或更多个行。在一些实施例中，行驱动器130可以选择行单元中的像素PX，并且控制选定的像素PX通过列线CL输出像素信号。

ADC电路140可以响应于从定时控制器110输出的控制信号，将从多个像素PX当中的在选定的行上的像素PX输出的像素信号转换为表示光量的像素值。在一些实施例中，ADC电路140可以包括分别与多个列线CL对应的多个模数转换器(在下文中称为“ADC”)141。每个ADC 141可以将通过对应的列线CL接收的像素信号转换为像素值。像素值可以是具有多个比特的图像数据。

数据缓冲器150可以存储从ADC电路140传输的像素值，并且可以响应于从定时控制器110接收的使能信号，输出所存储的像素值。

数字处理电路160可以从数据缓冲器150接收像素值，并且对接收的像素值执行数字处理。在一些实施例中，数字处理可以包括用于对齐像素值的处理。在一些实施例中，数字处理电路160可以基于比特，对齐每个像素的像素值。在一些实施例中，数字处理电路160可以基于像素的地址，对齐像素的像素值。

数字处理电路160可以将具有处理后的(例如，对齐的)像素值的图像数据传输到图像信号处理器170。图像信号处理器170可以对接收到的图像数据执行图像信号处理。

参考图2，数据缓冲器150可以包括分别与多个ADC 141(或多个列线CL或在行方向上排列的多个像素PX)对应的多个存储器151。图2示出多个存储器151中的一些存储器151。存储器151可以用例如静态随机存取存储器(SRAM)、锁存器、触发器或其组合来实现，但是不限于此。

每个存储器151可以存储与从对应的ADC 141传输的像素值对应的多个比特。此外，每个存储器151可以响应于来自定时控制器110的使能信号EN[M-1:0]，读取和输出所存储的比特。在下文中，用于读取像素值的使能信号被称为“读取使能信号”。在一些实施例中，当像素值由M个比特表示时，读取使能信号EN[M-1:0]可以具有分别与像素值的M个比特对应的M个比特。在这种情况下，由于读取使能信号EN[M-1:0]的M个比特被依次启用，存储器151可以依次读取所存储的M个比特，并且输出所读取的比特。存储器151可以响应于读取使能信号EN[M-1:0]的第i比特EN[i]，输出所存储的M个比特当中的第i比特。

参考图2和图3，定时控制器110可以通过总线111将读取使能信号EN[M-1:0]传输到存储器151。存储器151可以经由总线111依次接收读取使能信号EN[M-1:0]的M个比特。定时控制器110可以依次启用读取使能信号EN[M-1:0]的M个比特，以从每个存储器151依次读取像素值的M个比特。定时控制器110可以在预定时间段期间将具有使能电平(例如，高电平)的脉冲(在下文中称为“使能脉冲”)输出作为与每个比特(第i比特)对应的读取使能信号EN[i]。例如，定时控制器110可以输出与第i比特对应的使能脉冲EN[i]，然后输出与第i+1比特对应的使能脉冲EN[i+1]。在此，i是0和(M-1)之间的整数。作为另一示例，定时控制器110可以依次输出读取使能信号EN[M-1:0]的M个比特，而不考虑比特的顺序。定时控制器110可以输出使能脉冲EN[M-1:0]，以便在从使能脉冲EN[i]的起始边缘起经过预定时间后，下一使能脉冲EN[i+1]具有起始边缘。

每个存储器151可以响应于使能脉冲EN[i]，读取和输出像素值的M个比特当中的第i比特。因此，数字处理电路160可以在使能脉冲EN[i]的起始边缘和使能脉冲EN[i+1]的起始边缘之间的时间段(在下文中称为“读取周期”)310期间，对像素值的第i比特执行数字处理。

同时，由于在存储器151和总线111之间形成的寄生组件，每当读取使能信号EN[M-1:0]通过存储器151时，读取使能信号EN[M-1:0]可能被延迟。由于数字处理电路160在接收到一行上的像素PX的全部像素值后可以执行数字处理，因此直到读取使能信号EN[i]到达最后的存储器151的延迟时间可能不被用于读取周期310中的数字处理。因此，当像素阵列120的列线CL的数量为N时，由于N个存储器的寄生组件，可能出现最大延迟时间311。此外，在读取周期310中的最大延迟时间311和数字处理时间段313之间可以增加信号传输时间段312，其中，从存储器151读取的像素值的相应比特被路由到数字处理电路160。

由于使用具有高分辨率的图像传感器100，许多像素PX可以被包括在一行中。作为结果，最大延迟时间311增加，以便在读取周期期间的用于信号传输时间段312或数字处理时间段313的时间可以减少。因此，数字处理电路160的大小可能增加，以便在短的数字处理时间段313期间进行高速数字处理，并且峰值电流也可能增加。

图4是示出根据实施例的图像传感器的示例图，并且图5是示出根据实施例的图像传感器的操作定时的示例图。

参考图4，图像传感器400可以包括定时控制器410、像素阵列420、ADC电路440、数据缓冲器450和数字处理电路460。数据缓冲器450可以被聚集到多个数据缓冲器集群4501、4502、......、450n。数据缓冲器集群4501至450n中的每一个可以包括多个存储器4511、4512、......、451n。

像素阵列420可以包括以矩阵形式排列的多个像素PX和分别连接到多个像素PX的多个列线CL

定时控制器410可以将读取使能信号EN1[M-1:0]至ENn[M-1:0]分别传输到数据缓冲器集群4501至450n。在一些实施例中，定时控制器410可以分别经由总线4111、4112、...、411n连接到数据缓冲器集群4501至450n。不同的数据缓冲器集群4501至450n可以连接到不同的总线4111至411n。因此，每个数据缓冲器集群450j可以接收通过对应的总线411j传输的对应的读取使能信号ENj[M-1:0]。在此，j是1和n之间的整数。

数据缓冲器集群4501至450n可以从ADC电路440的ADC 441接收像素PX的像素值。每个数据缓冲器集群450j可以对应于像素阵列410的列线CL

每个数据缓冲器集群450j的存储器451j可以分别对应于多个列线(例如，(N/n)个列线CL

数字处理电路460可以从数据缓冲器集群4501至450n接收像素值，并且对像素值执行数字处理(例如，对齐处理)。

参考图4和图5，定时控制器410可以将多个读取使能信号EN1[M-1:0]至ENn[M-1:0]分别传输到数据缓冲器集群4501至450n。在每个数据缓冲器集群450j中，读取使能信号ENj[M-1:0]可以被依次传输到对应的数据缓冲器集群450j的多个存储器451j。定时控制器410可以依次启用读取使能信号ENj[M-1:0]的M个比特，以从每个存储器451j依次读取像素值的M个比特。定时控制器410可以在预定时间段期间将具有使能电平的使能脉冲输出作为与每个比特(第i比特)对应的读取使能信号ENj[i]。

每个数据缓冲器集群450j的每个存储器451j可以响应于对应的使能脉冲ENj[i]，读取并输出像素值的第i比特。尽管使能脉冲ENj[i]可以被对应的数据缓冲器集群450j的存储器451j延迟，但是由于(N/n)个存储器451j的寄生组件，可能出现最大延迟时间511，因为(N/n)个存储器451j是在数据缓冲器集群450j中形成的。因此，最大延迟时间511可能短于参考图2和图3描述的实施例中的最大延迟时间311。

如上所述，由于最大延迟时间511可以被减少，在读取周期510中，可以充分保证用于将数据缓冲器集群450j的像素值路由到数字处理电路460的信号传输时间段512和数字处理电路460的数字处理时间段513。因此，数字处理电路460中的处理速度可以减少。作为结果，数字处理电路460的大小可以减少，或者在数字处理中生成的峰值电流可以减少。

图6是根据实施例的图像传感器的示例框图，并且图7和图8中的每一个是示出根据实施例的图像传感器的操作定时的图。为了便于描述，图7和图8示出与像素值的2个比特对应的读取使能信号EN1[1:0]、EN2[1:0]、...、ENn[1:0]。

参考图6，图像传感器600可以包括定时控制器610、像素阵列620、ADC电路640、数据缓冲器650和数字处理电路660。数据缓冲器650可以被聚集到多个数据缓冲器集群6501、6502、......、650n，并且数字处理电路660可以被聚集到多个数字处理集群6601、6602、...、660n。数据缓冲器集群6501至650n中的每一个可以包括多个存储器6511、6512、......、651n。在一些实施例中，定时控制器610可以分别经由总线6111、6112、......、611n连接到数据缓冲器集群6501至650n。

如参考图4所述，像素阵列620可以包括以矩阵形式排列的多个像素PX和分别连接到多个像素PX的多个列线CL

数字处理集群6601至660n可以分别对应于数据缓冲器集群6501至650n。每个数字处理集群660j可以从对应的数据缓冲器集群650j接收多个像素值，并且可以对像素值执行数字处理(例如，对齐处理)。如上所述，数字处理电路660可以被聚集到数字处理集群6601至660n，使得连接在数据缓冲器650和数字处理电路660之间以传输像素值的总线可以被分散(distributed)。因此，可以减少由于总线排列而造成的拥堵。

在一些实施例中，如图7所示，定时控制器610可以将多个读取使能信号EN1[M-1:0]至ENn[M-1:0]以基本上相同的定时分别传输到数据缓冲器集群6501至650n。定时控制器610可以将使能脉冲EN1[M-1:0]至ENn[M-1:0]输出为具有基本上相同的定时的起始边缘(例如，上升边缘)。

在一些实施例中，如图8所示，定时控制器610可以将多个读取使能信号EN1[M-1:0]至ENn[M-1:0]分别以不同定时传输到数据缓冲器集群6501至650n。例如，定时控制器610可以通过将读取使能信号EN(j+1)[i]从读取使能信号ENj[i]延迟预定时间(或延迟时间)，来输出读取使能信号EN(j+1)[i]。因此，传输到数据缓冲器集群650(j+1)的使能脉冲EN(j+1)[i]的起始边缘(例如，上升边缘)可以从传输到数据缓冲器集群650j的使能脉冲ENj[i]的起始边缘(例如，上升边缘)起延迟预定时间。由于每个数据缓冲器集群650j的存储器651j可以响应于使能脉冲ENj[i]来读取像素值并将像素值输出到对应的数字处理集群660j，因此数字处理集群6601至660n中的数字处理时间段可以如图8所示地分散。此外，由于数字处理群组6601至660n的数字处理时间段是分散的，因此峰值电流可以被分散。

图9是根据实施例的图像传感器的示例框图。

参考图9，图像传感器900可以包括定时控制器910、像素阵列920、ADC电路940、数据缓冲器950和数字处理电路960。如图9所示，数据缓冲器950可以被聚集到多个数据缓冲器集群9501、9502、......、950n，并且数字处理电路960可以被聚集到多个数字处理集群9601、9602、......、960n。数据缓冲器集群9501至950n中的每一个可以包括多个存储器9511、9512、......、951n。在一些实施例中，定时控制器910可以分别经由总线9111、9112、......、911n连接到数据缓冲器集群9501至950n。

如参考图4所述，像素阵列920可以包括以矩阵形式排列的多个像素PX和分别连接到多个像素PX的多个列线CL

数字处理集群9601至960n可以包括多个第一存储器9611、9612、...、961n和第二存储器9621、9622、...、962n。每个数字处理集群960j可以包括多个第一存储器961j和第二存储器962j。每个数字处理集群960j的第一存储器961j可以分别对应于对应的数据缓冲器集群950j的多个存储器951j。第一存储器961j和第二存储器962j可以用例如翻转器、锁存器、SRAM或其组合来实现，但是不限于此。

每个第一存储器961j可以存储从数据缓冲器集群950j的对应的存储器951j传输的像素值的多个比特，并且可以对齐像素值的比特。在一些实施例中，每个第一存储器961j可以响应于来自定时控制器910的控制信号，对齐像素值的比特。第二存储器962j可以存储从第一存储器961j传输的像素值，并且可以基于与像素值对应的像素的地址，对齐像素值。在一些实施例中，第二存储器962j可以响应于定时控制器910的控制信号，基于地址来对齐像素值。

在一些实施例中，数字处理集群9601至960n还可以分别包括选择器9631、9632、...、963n。选择器963j可以用例如复用器来实现，但是不限于此。当第二存储器962j不能同时处理数字处理集群960j中的第一存储器961j的像素值时，选择器963j可以在第一存储器961j的像素值当中选择一些像素值，并且将所选择的像素值传送到第二存储器962j。在一些实施例中，选择器963j可以响应于来自定时控制器910的控制信号，选择一些像素值。

因此，每个数字处理集群960j可以将基于比特对齐的、也基于地址对齐的像素值传输到图像信号处理器(例如，图1中的170)。

图10是根据实施例的计算机设备的示例框图。

参考图10，计算设备1000可以包括相机1010、控制器1020、存储器1030和显示器1040。

相机1010可以包括图像传感器1011。图像传感器1011可以被实现为参考图1至图9描述的图像传感器。相机1010可以使用图像传感器1011生成图像数据，对图像数据执行图像信号处理，并且将处理后的图像数据输出到控制器1020。

控制器1020可以包括处理器1021。处理器1021可以控制计算设备1000的每个组件的整体操作。处理器1021可以用各种处理单元(诸如中央处理单元(CPU)、应用处理器(AP)和图形处理单元(GPU))中的至少一个来实现。在一些实施例中，控制器1020可以被实现为集成电路或片上系统(SoC)。

在一些实施例中，如图10所示，控制器1020还可以包括接口1022、存储器控制器1023、显示器控制器1024和总线1025。在一些实施例中，接口1022、存储器控制器1023、显示器控制器1024和总线1025中的至少一部分可以被提供给控制器1020的外部。在一些实施例中，控制器1020还可以包括图像信号处理器。

接口1022可以通过总线1025将从图像传感器1011接收的图像数据传输到存储器控制器1023或显示器控制器1024。

存储器1030可以存储各种数据和指令。存储器控制器1023可以控制将数据或指令传输到存储器1030，从存储器1030传输数据或指令。

显示器控制器1024可以在处理器1021的控制下，将要显示在显示器1040上的数据传输到显示器1040，并且显示器1040可以根据接收到的数据来显示屏幕。在一些实施例中，显示器1040还可以包括触摸屏。触摸屏可以将用于控制计算设备1000的操作的用户输入传输到控制器1020。用户输入可以在用户触摸触摸屏时生成。

总线1025可以提供控制器1020的组件之间的通信功能。总线1025可以包括根据组件之间的通信协议的至少一种类型的总线。

如本领域的传统做法，实施例可以用执行所描述的一个或多个功能的框来描述和说明。这些框(在本文中可称为单元或模块等)由模拟和/或数字电路(诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬接线电路等)物理实现，并且可以由固件和/或软件选择性地驱动。例如，这些电路可以被包含在一个或多个半导体芯片中，或被包含在基底支架(诸如印刷电路板等)上。构成框的电路可以由专用硬件实现，或由处理器(例如，一个或多个编程的微处理器和关联电路)实现，或由用于执行框的一些功能的专用硬件和用于执行框的其他功能的处理器的组合实现。在不脱离本公开的范围的情况下，实施例的每个框可以在物理上分离成两个或更多个彼此作用且不连续的框。同样地，在不脱离本公开范围的情况下，实施例的各个框也可以被物理组合成更复杂的框。实施例的方面可以通过存储在非暂时性存储介质内并由处理器执行的指令实现。

虽然已经结合目前被认为是实际实施例的实施例来描述本公开，但是应当理解，本公开不限于所公开的实施例。相反，其目的在于涵盖所附的权利要求的精神和范围内的各种修改和等同布置。