半导体器件和包括该半导体器件的数据存储系统

相关申请的交叉引用

本申请要求于2022年6月7日在韩国知识产权局提交的韩国专利申请No.10-2022-0068905的优先权，其公开内容通过引用整体合并于此。

技术领域

本公开涉及半导体器件和包括该半导体器件的数据存储系统。

背景技术

能够存储高容量数据的半导体器件可以在数据存储系统中使用。因此，正在对用于增加半导体器件的数据存储容量的方法进行研究。例如，作为增加半导体器件的数据存储容量的方法，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。

发明内容

示例实施例提供了一种具有提高的集成度和批量生产率的半导体器件。

示例实施例提供了一种包括具有提高的集成度和批量生产率的半导体器件的数据存储系统。

根据示例实施例，一种半导体器件包括：第一结构，包括衬底、衬底上的电路元件和电路元件上的下互连部；以及第二结构，在第一结构上。该第二结构包括：源极结构，具有第一区和第二区；栅电极，设置在源极结构上并彼此间隔开，在与衬底的上表面平行的第一方向上延伸，并且包括在第二区上形成阶梯结构的焊盘区；分离图案，穿过栅电极，并在第一方向上延伸；第一竖直结构，在第一区上设置在分离图案之间，并延伸穿过栅电极；以及第二竖直结构，在第二区上设置在分离图案之间，并延伸穿过栅电极的焊盘区。第二竖直结构和第一竖直结构具有共同的格子布置。

根据示例实施例，一种半导体器件包括：源极结构，具有第一区和第二区；栅电极，堆叠在源极结构上且彼此间隔开，在第一方向上延伸，并且包括在第二区上形成阶梯结构的焊盘区；分离图案，穿过栅电极，并在第一方向上从第一区延伸到第二区上；沟道结构，设置在分离图案之间，并在第一区上延伸穿过栅电极；支撑结构，设置在分离图案之间，并在第二区上延伸穿过栅电极的焊盘区；以及接触插塞，在第二区上设置在支撑结构之间，并且包括彼此电连接的接触结构集群。该接触结构集群与支撑结构连续地布置。

根据示例实施例，一种数据存储系统包括：半导体存储器件，包括：衬底；电路元件，在衬底上；源极结构，设置在衬底上，并且具有第一区和第二区；栅电极，堆叠在源极结构上且彼此间隔开，在第一方向上延伸，并且包括在第二区上形成阶梯结构的焊盘区；分离图案，穿过栅电极，在第一方向上从第一区延伸到第二区上，并具有波浪形形状的侧表面；沟道结构，设置在分离图案之间，并在第一区上延伸穿过栅电极；支撑结构，设置在分离图案之间，并在第二区上延伸穿过栅电极的焊盘区；以及输入/输出焊盘，电连接到电路元件；以及控制器，通过输入/输出焊盘电连接到半导体存储器件，并被配置为控制半导体存储器件。支撑结构和沟道结构具有共同的格子布置。

附图说明

根据结合附图的示例实施例的以下描述，将更清楚本公开的上述和其他方面、特征和优点，在附图中：

图1A是根据示例实施例的半导体器件的示意性平面图；

图1B是根据示例实施例的半导体器件的示意性截面图；

图2A是根据示例实施例的半导体器件的示意性平面图；

图2B是根据示例实施例的半导体器件的示意性截面图；

图2C是根据示例实施例的半导体器件的辅助图案的示意性剖切透视图；

图3A是根据示例实施例的半导体器件的示意性平面图；

图3B是根据示例实施例的半导体器件的示意性截面图；

图4A是根据示例实施例的半导体器件的示意性平面图；

图4B是根据示例实施例的半导体器件的示意性截面图；

图5是根据示例实施例的半导体器件的示意性平面图；

图6A是根据示例实施例的半导体器件的示意性局部放大平面图；

图6B是根据示例实施例的半导体器件的示意性截面图；

图7A、图7B、图7C、图7D、图7E、图7F和图7G是根据示例实施例的半导体器件的示意性局部放大平面图；

图8A是根据示例实施例的半导体器件的示意性局部放大平面图；

图8B是根据示例实施例的半导体器件的示意性截面图；

图9A、图9B、图10A、图10B和图11是示出了根据示例实施例的制造半导体器件的方法的示意图；

图12A、图12B和图12C是示出了根据示例实施例的形成半导体器件的接触结构的方法的示意图；

图1 3A和图13B是示出了根据示例实施例的形成半导体器件的辅助图案的方法的示意图；

图14A和图14B是示出了根据示例实施例的形成半导体器件的辅助图案的方法的示意图；

图15是示意性地示出了根据示例实施例的包括半导体器件的数据存储系统的图；

图16是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图；

图17是示意性地示出了根据示例实施例的半导体封装的截面图；以及

图18是示意性地示出了根据示例实施例的半导体封装的截面图。

具体实施方式

在下文中，将参考附图来描述示例实施例。相同的附图标记可以始终表示相同的元件。诸如“……中的至少一个”之类的表述当在元件列表之后时修饰整个元件列表，而不是修饰列表中的单独元件。例如，表述“a、b和c中的至少一个”应该理解为仅包括a、仅包括b、仅包括c、包括a和b两者、包括a和c两者、包括b和c两者、或包括a、b和c的全部。将理解的是，当一元件或层被称为在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，其可以直接在该另一元件或层上、直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。

图1A是根据示例实施例的半导体器件的示意性平面图。

图1B是根据示例实施例的半导体器件的示意性截面图。图1B示出了沿图1A的线I-I’和线II-II’截取的截面。

参考图1A和图1B，半导体器件100可以包括第一结构1和第二结构2，第一结构1包括衬底10，第二结构2包括源极结构110。第二结构2可以设置在第一结构1上。

第一结构1可以包括衬底10、在衬底10内限定有源区15a的器件隔离层15s、设置在衬底10上的电路元件20、电连接到电路元件20的下互连部30、以及覆盖电路元件20和下互连部30的下封盖绝缘层50。

第二结构2可以包括具有第一区CR和第二区ER的源极结构110、包括层间绝缘层120和栅电极130的堆叠结构ST、穿过堆叠结构ST并在X方向上延伸的分离图案SP、在第一区CR上穿过堆叠结构ST的第一竖直结构VS1、在第二区ER上穿过堆叠结构ST的第二竖直结构VS2、在堆叠结构ST上的上封盖绝缘层180、以及在第一竖直结构VS1上的上互连部190。通过以与第一区CR上的第一竖直结构VS1相同或相似的形状在第二区ER上布置第二竖直结构VS2，可以简化半导体器件的制造工艺，并且可以改善工艺分散。

衬底10可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体、或II-VI族化合物半导体。衬底10可以被设置为体晶片或外延层。器件隔离层15s可以设置在衬底10中，并且包括杂质的源/漏区22可以设置在有源区15a的一部分中。

电路元件20可以各自包括晶体管，该晶体管包括源/漏区22和电路栅极26。源/漏区22可以设置在有源区15a中的电路栅极26的两侧上。电路栅极26可以包括在有源区15a上的介电层和在介电层上的电路栅电极。

下互连部30可以电连接到电路元件20。下互连部30可以设置在不同的水平处，并且可以包括通过过孔(via)彼此连接的多个互连层。下互连部30可以包括导电材料，例如，诸如钨(W)、钛(Ti)、铜(Cu)、铝(Al)、钼(Mo)、钌(Ru)之类的金属材料。

下封盖绝缘层50可以覆盖衬底10、电路元件20和下互连部30。下封盖绝缘层50可以由诸如氧化硅、氮化硅、氮氧化硅、碳酸硅之类的绝缘材料形成。下封盖绝缘层50可以包括多个绝缘层。

源极结构110可以设置在第一结构1上。源极结构110的至少一部分可以由例如具有N型导电性的多晶硅形成。在源极结构110中，由具有N型导电性的多晶硅形成的区域可以是公共源极区。根据示例实施例，源极结构110可以包括掺杂的多晶硅、金属、金属氮化物和金属-半导体化合物中的至少一种。

在示例实施例中，源极结构110可以包括基底图案101、第一图案102、第二图案103、以及源极牺牲层104、105和106。第一图案102可以设置在基底图案101上，第二图案103可以设置在第一图案102上。基底图案101、第一图案102和第二图案103中的至少一个可以包括硅。第一图案102穿透第一区CR中的栅极介电层145，并且可以在沟道层140的外围上直接连接到沟道层140。源极牺牲层104、105和106可以设置在第二区ER中，并且可以设置在与第一图案102相同的水平处。源极牺牲层104、105和106可以包括诸如氧化硅或氮化硅之类的绝缘材料。

栅电极130和沟道结构CH可以设置在源极结构110的第一区CR上以提供存储单元。栅电极130提供具有阶梯结构的焊盘区130P，焊盘区130P可以设置在源极结构110的第二区ER上，使得可以提供栅极接触插塞(图6A中的“CMC”)和/或贯通接触插塞(图8A中的“THV”)。第一区CR可以被称为“存储单元阵列区”，并且第二区ER可以被称为“阶梯区”或“连接区域”。

栅电极130可以在源极结构110上沿Z方向堆叠并彼此间隔开，以形成堆叠结构ST。栅电极130可以在X方向上延伸。栅电极130可以包括形成地选择晶体管的栅极的下栅电极、形成多个存储单元的存储栅电极、以及形成串选择晶体管的栅极的上栅电极。可以根据半导体器件100的容量来确定构成存储单元的存储栅电极的数量。在示例实施例中，栅电极130还可以包括设置在上栅电极上方和/或下栅电极下方以形成擦除晶体管的栅电极，该擦除晶体管用于利用栅极诱导漏极泄漏(GIDL)现象的擦除操作。

栅电极130可以沿X方向从第一区CR延伸到第二区ER以形成阶梯形式的阶梯结构。由于该阶梯结构，下栅电极130可以比栅电极130中的上栅电极130延伸得更远，并且可以具有向上暴露的焊盘区130P。焊盘区130P可以是包括栅电极130的沿X方向的端部的区域。栅电极130可以分别电连接到焊盘区130P中的栅极接触插塞CMC(参见图6B)。

栅电极130可以设置为通过在X方向上延伸的分离图案SP在Y方向上彼此分离。一对分离图案SP之间的栅电极130可以形成一个存储块，但是存储块的范围不限于此。栅电极130之中的上栅电极130中的一些可以通过串分离图案在Y方向上彼此分离，并且可以提供串选择晶体管的栅极。在另一示例中，串选择晶体管的栅极可以被设置为在堆叠结构ST上在X方向上延伸的串选择栅电极。在这种情况下，穿过串选择栅电极并连接到沟道结构CH的上端的串选择沟道结构可以进一步设置在堆叠结构ST上。

每个栅电极130可以包括第一层和第二层，第一层可以覆盖第二层的上表面和下表面，并且可以在沟道结构CH和第二层之间延伸。第一层可以包括诸如氧化铝(AlO)之类的高介电材料，并且第二层可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钨(W)和氮化钨(WN)中的至少一种。根据示例实施例，栅电极130可以包括多晶硅或金属半导体化合物。

层间绝缘层120可以设置在栅电极130之间，并且可以形成堆叠结构ST。类似于栅电极130，层间绝缘层120可以在Z方向上彼此间隔开，并且可以被设置为在X方向上延伸。层间绝缘层120可以包括诸如氧化硅或氮化硅之类的绝缘材料。在堆叠结构ST中，层间绝缘层120和栅电极130可以交替且重复地设置。

堆叠结构ST可以包括下堆叠结构和在下堆叠结构上的上堆叠结构。下堆叠结构的栅电极130可以形成第一栅极堆叠组，并且上堆叠结构的栅电极130可以形成第二栅极堆叠组。在下堆叠结构和上堆叠结构之间，第一竖直结构VS1和第二竖直结构VS2可以具有侧表面弯曲的形状。

分离图案SP可以被设置为在X方向上从第一区CR延伸到第二区ER。分离图案SP可以穿透堆叠结构ST的整个栅电极130，并接触源极结构110。分离图案SP可以通过扩展和合并多个孔图案来形成，并且在平面图中，其侧表面可以具有不平坦的形状，例如，波浪形形状或压纹形状。分离图案SP可以具有第一部分和第二部分沿X方向交替且重复地布置的形状，其中，第一部分在Y方向上具有第一宽度W1，第二部分在Y方向上具有小于第一宽度W1的第二宽度W2。

分离图案SP可以与第一竖直结构VS1的最靠近分离图案SP的部分和第二竖直结构VS2的最靠近分离图案SP的部分间隔开，但在一些示例实施例中，第一竖直结构VS1的最靠近分离图案SP的部分和第二竖直结构VS2的最靠近分离图案SP的部分可以与分离图案SP接触。分离图案SP在截面中可以具有弯曲的侧面，但是可以根据示例实施例来对分离图案SP的在截面中看到的结构进行各种改变。分离图案SP可以由绝缘材料(例如，氧化硅)形成。

如图1A中所示，第一竖直结构VS1(CH)可以分别形成一个存储单元串，并且可以被设置为在第一区CR上形成行和列的同时彼此间隔开。第一竖直结构VSl(CH)可以设置在分离图案SP之间。第一竖直结构VS1(CH)可以具有格子(lattice)布置(例如，三角形格子、六角形格子、或菱形格子)。第一竖直结构VS1(CH)可以具有柱状形状，并且可以具有根据纵横比随着其靠近源极结构110而变得更窄的倾斜侧面。第一竖直结构VS1(CH)可以包括沟道结构CH。

如图1B的放大图所示，沟道结构CH可以包括沟道层140、栅极介电层145、芯绝缘层147和沟道焊盘149。沟道层140可以被设置为围绕芯绝缘层147的环形形状，并且栅极介电层145可以被设置为围绕沟道层140的环形形状。栅极介电层145可以延伸到沟道结构CH的下端。沟道层140可以设置在栅极介电层145上。沟道层140的下部可以连接到第一图案102。沟道层140可以包括诸如多晶硅或单晶硅之类的半导体材料，并且可以包括掺杂有杂质的区域。芯绝缘层147可以包括氧化硅或具有形成在其中的空隙的氧化硅。沟道焊盘149可以设置在芯绝缘层147上，并且可以连接到沟道层140的上部。沟道焊盘149可以包括例如掺杂的多晶硅。

栅极介电层145可以设置在栅电极130与沟道层140之间。栅极介电层145可以接触栅电极130。栅极介电层145可以包括从沟道层140依次堆叠的隧穿层143、信息存储层142和阻挡层141。隧穿层143可以将电荷隧穿到信息存储层142，并且可以包括例如氧化硅或掺杂有杂质的氧化硅。信息存储层142可以包括能够通过俘获电荷来存储信息的材料(例如，氮化硅)。信息存储层142可以包括能够在半导体器件(例如，闪存器件)中存储信息的区域。阻挡层141可以包括氧化硅、氮化硅、氮氧化硅、高k介电材料、或其组合。

如图1A中所示，第二竖直结构VS2可以被设置为在第二区ER上形成行和列的同时彼此间隔开。第二竖直结构VS2可以设置在分离图案SP之间，并且可以穿透栅电极130的焊盘区130P。第二竖直结构VS2可以具有与第一竖直结构VS1(CH)的格子形式相同的格子形式(例如，三角形格子、六角形格子、或菱形格子)。第二竖直结构VS2可以在第二区ER上具有连续布置。通过使设置在第二区ER上的图案的设计与设置在第一区CR上的图案的设计相同或相似，可以进行连续且均匀的图案化，使得可以显著增加光刻工艺和蚀刻工艺的裕度，并且可以改善半导体器件制造的工艺分散。另外，因为可以用特定设计来执行图案化，所以可以降低半导体器件制造工艺期间高纵横比蚀刻工艺的难度。

第一竖直结构VS1(CH)可以在X方向上以第一间距PA布置，并且可以具有第一直径WA，并且第二竖直结构VS2(SS)可以在X方向上以第二间距PB布置，并且可以具有第二直径WB。第二间距PB可以是第一间距PA的约0.5倍至约1.5倍。例如，第二间距PB可以与第一间距PA基本相同。第二直径WB可以是第一直径WA的约0.5倍至约1.5倍。例如，第二直径WB可以与第一直径WA基本相同。在本说明书中，“间距”可以表示一种配置的从中心到中心的最小长度，与之相比，相比较地描述的“直径”表示在相同高度处的直径、或最大直径。

第二竖直结构VS2可以包括支撑结构SS以及接触结构CS1和CS2。将参考图6A、图6B、图8A和图8B来进一步描述接触结构CS1和CS2，并且下面将进一步描述支撑结构SS。

支撑结构SS可以在与沟道结构CH相同的工艺步骤中形成，并且可以具有与沟道结构CH相同或相似的内部结构。例如，每个支撑结构SS可以包括支撑沟道层140d、支撑介电层145d、支撑芯绝缘层147d和支撑沟道焊盘149d。支撑沟道层140d可以与源极结构110彼此间隔开。支撑介电层145d可以延伸到支撑结构SS的下端。如图1B的放大图中所示，支撑介电层145d可以包括从支撑沟道层140d依次堆叠的支撑隧穿层143d、支撑信息存储层142d和支撑阻挡层141d。

支撑结构SS可以是在半导体器件100的操作期间不执行实质功能的虚设结构，并且可以用于改善堆叠结构ST的结构稳定性。在其他示例中，与沟道结构CH不同，支撑结构SS可以具有其中内部填充有氧化硅的结构。支撑结构SS中的任何一个所穿过的栅电极130的数量可以小于沟道结构CH中的任何一个所穿过的栅电极130的数量。

上封盖绝缘层180可以覆盖堆叠结构ST、分离图案SP、以及第一竖直结构VS1和第二竖直结构VS2。上封盖绝缘层180可以包括绝缘材料，例如，氧化硅、氮化硅或碳氧化硅。上封盖绝缘层180可以包括多个绝缘层。

上互连部190可以包括设置在堆叠结构ST上的位线BL。位线BL可以通过连接插塞185分别电连接到沟道结构CH的沟道焊盘149。上互连部190还可以包括电连接到栅极接触插塞CMC或贯通接触插塞THV的互连部。上互连部190可以包括金属材料，例如，钨(W)、钛(Ti)、铜(Cu)和铝(A1)中的至少一种。

图2A是根据示例实施例的半导体器件的示意性平面图。

图2B是根据示例实施例的半导体器件的示意性截面图。图2B示出了沿图2A的切割线Ia-Ia’和IIa-IIa’的截面。

图2C是根据示例实施例的半导体器件的辅助图案的示意性剖切透视图。在图2C中，仅示出了辅助图案AP中的在辅助沟道焊盘149a下方的区域。

参考图2A和图2B，半导体器件100a的第一结构VS1可以包括沟道结构CH和第一辅助图案AP1，并且第二结构VS2可以包括支撑结构SS和第二辅助图案AP2。第一辅助图案AP1可以在第一区CR上设置在分离图案SP和沟道结构CH之间，并且可以在分离图案SP的至少一侧上布置成一行。第二辅助图案AP2可以在第二区ER上设置在分离图案SP和支撑结构SS之间，并且可以在分离图案SP的至少一侧上布置成一行。

沟道结构CH可以具有第一直径WA，并且第一辅助图案AP1可以具有小于第一直径WA的第一直径WC1。支撑结构SS可以具有第二直径WB，并且第二辅助图案AP2可以具有小于第二直径WB的第二直径WC2。第一辅助图案AP1的第一间距PC1可以与沟道结构CH的第一间距PA基本相同，并且第二辅助图案AP2的第二间距PC2可以与支撑结构SS的第二间距PB基本相同。第一辅助图案AP1的第一直径WC1可以与第二辅助图案AP2的第二直径WC2基本相同或不同。第一辅助图案AP1的第一间距PC1可以与第二辅助图案AP2的第二间距PC2基本相同或不同。

第一辅助图案AP1的下端可以位于比沟道结构CH的下端高的水平处，并且第二辅助图案AP2的下端可以位于比支撑结构SS的下端高的水平处。包括第一辅助图案AP1和第二辅助图案AP2的辅助图案AP的下端可以设置在堆叠结构ST内部。辅助图案AP可以从顶部部分地穿透栅电极130，并且可以不穿透下栅电极130中的一些。第一辅助图案AP1的Z方向高度可以小于沟道结构CH的Z方向高度，并且第二辅助图案AP2的Z方向高度可以小于支撑结构SS的Z方向高度。辅助图案AP可以定位为在Z方向上与源极结构110间隔开。

如图2C中所示，每个辅助图案AP可以包括辅助介电层145a、辅助沟道层140a和辅助芯绝缘层147a。因为辅助图案AP具有比沟道结构CH和支撑结构SS的直径和高度小的直径和高度，所以辅助介电层145a、辅助沟道层140a和辅助芯绝缘层147a中的至少一部分可以不从辅助图案AP的上端延伸到下端。例如，辅助介电层145a可以延伸到辅助图案AP的下端，但辅助沟道层140a可以延伸为比辅助介电层145a短的长度。

在与辅助沟道焊盘149a相邻的第一区R1中，辅助介电层145a、辅助沟道层140a和辅助芯绝缘层147a可以从外侧依次设置在辅助图案AP的孔中。

辅助介电层145a和辅助沟道层140a可以在第一区R1下方的第二区R2中从外侧依次设置在辅助图案AP的孔中。辅助芯绝缘层147a可以不在第二区R2中延伸。

在第二区R2下方的第三区R3中，构成辅助介电层145a的第一辅助介电层至第三辅助介电层141a、142a和143a可以从外侧依次设置在辅助图案AP的孔中。辅助沟道层140a和辅助芯绝缘层147a可以不在第三区R3中延伸。例如，辅助沟道层140a的下端和辅助图案AP的下端之间的距离可以大于沟道层140的下端和沟道结构CH的下端之间的距离，并且可以大于支撑沟道层140d的下端和支撑结构SS的下端之间的距离。

在第三区R3下方的第四区R4中，形成辅助介电层145a的第一辅助介电层141a和第二辅助介电层142a可以从外侧依次设置在辅助图案AP的孔中。第三辅助介电层143a、辅助沟道层140a和辅助芯绝缘层147a可以不在第四区R4中延伸。

在包括辅助图案AP的下端的第五区R5中，辅助图案AP的沟道孔可以填充有构成辅助介电层145a的第一辅助介电层141a。第二辅助介电层142a和第三辅助介电层143a、辅助沟道层140a和辅助芯绝缘层147a可以不在第五区R5中延伸。

然而，在另一示例中，辅助图案AP可以仅包括第二区至第五区R2、R3、R4和R5的部分区域。例如，辅助图案AP可以仅包括第一区R1和第五区R5。辅助图案AP的内部结构可以根据辅助图案AP的直径、高度、侧面倾斜度、构成辅助图案AP的每个层的厚度等来进行各种变化。

在另一示例中，当堆叠结构ST包括下堆叠结构和在下堆叠结构上的上堆叠结构时，辅助图案可以包括从上部部分地穿透下堆叠结构的下辅助图案和穿透上堆叠结构并连接到下辅助图案的上辅助图案。下辅助图案可以具有比穿过下堆叠结构的其他竖直结构的宽度小的宽度，并且下辅助图案的下端可以位于比穿过下堆叠结构的其他竖直结构的下端高的水平处。

图3A是根据示例实施例的半导体器件的示意性平面图。

图3B是根据示例实施例的半导体器件的示意性截面图。图3B示出了沿图3A的线Ib-Ib’和线IIb-IIb’截取的截面。

参考图3A和图3B，半导体器件100b的分离图案SP’可以通过合并如图2A中所示的辅助图案AP和相邻的分离图案SP的孔来形成。例如，辅助图案AP和分离图案SP的孔可以扩展并彼此合并。在这种情况下，分离图案SP’的侧表面可以在平面中具有双压纹形状。分离图案SP’的侧表面上可以存在两种或更多种类型的压纹图案，例如，分离图案SP’的侧表面可以具有第一压纹图案E1和第二压纹图案E2，第一压纹图案E1具有第一曲率，第二压纹图案E2具有大于第一曲率的第二曲率。

在比辅助图案AP的下端低的水平处，分离图案SP’的下部区域不与辅助图案AP的孔合并，因此，其侧表面在平面中可以具有单压纹形状。例如，分离图案SP’的侧表面的上部区域可以在平面中具有双压纹形状，并且分离图案SP’的侧表面的下部区域可以在平面图中具有单压纹形状。

图4A是根据示例实施例的半导体器件的示意性平面图。

图4B是根据示例实施例的半导体器件的示意性截面图。图4B示出了沿图4A的线Ic-Ic’和线IIc-IIc’截取的截面。

参考图4A和图4B，在半导体器件100c中，可以不在与图2A和图2B中所示的辅助图案AP相对应的区域中执行图案化。因此，半导体器件100c可以不包括辅助图案AP。例如，与图1A和图1B的半导体器件100相比，半导体器件100c可以具有以下结构：省略布置在X方向上的第一竖直结构VS1之中设置在最靠近分离图案SP的列中的第一竖直结构VS1中的一部分，并且省略布置在X方向上的第二竖直结构VS2之中设置在最靠近分离图案SP的列中的第二竖直结构VS2中的一部分。图4A和图4B的示例实施例可以对应于在与辅助图案AP相对应的区域上的掩模未完全打开的情况(参见图14A和图14B)，因此，在堆叠结构ST中没有图案化的痕迹。

图5是根据示例实施例的半导体器件的示意性平面图。

参考图5，半导体器件100d的分离图案SP可以包括在X方向上连续延伸的第一分离图案SP1和在X方向上间歇延伸的第二分离图案SP2。第二分离图案SP2可以在第二区ER上间歇延伸，并且至少一个支撑结构SS可以(例如，沿X方向)设置在第二分离图案SP2之间。根据示例实施例，至少一个辅助图案AP可以(例如，沿X方向)设置在第二分离图案SP2之间。

图6A是根据示例实施例的半导体器件的示意性局部放大平面图。图6A是图1A的区域“A”的放大图。

图6B是根据示例实施例的半导体器件的示意性截面图。图6B示出了沿图6A中的线III-III’截取的截面。

参考图6A和图6B，第二竖直结构VS2可以包括在支撑结构SS之间的第一接触结构CS1。第一接触结构CS1可以形成一组，并且可以与栅电极130中的一个连接在一起以提供一个栅极接触插塞CMC。例如，一个栅极接触插塞CMC可以包括彼此电连接的第一接触结构CS1的集群。第一接触结构CS1可以布置成六边形形状。第一接触结构CS1可以与支撑结构SS连续地布置。如图1A中所示，第一接触结构CS1可以在X方向上以基本等于支撑结构SS的第二间距PB的间距PBa布置，并且可以具有基本等于支撑结构SS的第二直径WB的直径WBa。

第一接触结构CS1可以延伸到源极结构110的下表面下方以连接到下互连部30之一。第一接触结构CS1可以在Z方向上穿过穿透源极结构110的下绝缘层109。第一接触结构CS1可以连接到一个栅电极130，并且可以与被设置为低于该一个栅电极130的栅电极130电绝缘。第一绝缘图案151可以设置在第一接触结构CS1之间，并且栅电极130可以与第一接触结构CS1电绝缘。

一个栅极接触插塞CMC可以包括在构成一组的第一接触结构CS1之间水平延伸的接触延伸部CL。该一个栅电极130可以包括具有相对增加的厚度的接触焊盘区130RP，并且接触延伸部CL可以直接连接到接触焊盘区130RP。在接触焊盘区130RP中，栅电极130的厚度可以以在下表面的水平处恒定且在上表面的水平处增加的方式增加。如图6B中所示，栅电极130可以延伸为第一厚度T1，并且可以在接触焊盘区130RP中具有大于第一厚度T1的第二厚度T2。

接触延伸部CL可以围绕第一接触结构CS1，并且可以将第一接触结构CS1彼此电连接。接触延伸部CL可以从第一接触结构CS1扩展以在平面图中具有波浪形形状的侧表面。例如，接触延伸部CL在平面图中可以具有花卉图案。

图7A至图7G是根据示例实施例的半导体器件的示意性局部放大平面图。图7A至图7G示出了与图1A中的区域“A”相对应的放大区域。

参考图7A，构成一个栅极接触插塞CMC的第一接触结构CS1可以布置成菱形形状。

参考图7B，构成一个栅极接触插塞CMC的第一接触结构CS1可以布置成三角形形状。

参考图7C，当在Z方向上观察时，构成一个栅极接触插塞CMC的第一接触结构CS1可以在X方向上布置成Z字形布置。替代地，第一接触结构CS1可以布置成“W”形状。

参考图7D，构成一个栅极接触插塞CMC的第一接触结构CS1可以布置成“X”形状。

参考图7E，构成一个栅极接触插塞CMC的第一接触结构CS1可以在Y方向上布置成一行。构成一个栅极接触插塞CMC的接触延伸部CL可以彼此分离，但是可以根据示例实施例来彼此组合。

在图7A至图7E中，接触延伸部CL可以具有与第一接触结构CS1的布置形状相对应的波浪形侧表面。

参考图7F，第二竖直结构VS2还可以包括在支撑结构SS和第一接触结构CS1之间的辅助图案AP3。辅助图案AP3可以具有小于支撑结构SS的直径WB的直径WD，并且辅助图案AP3的下端可以位于比支撑结构SS的下端高的水平处。对辅助图案AP3的描述可以与对图2A至图2C的辅助图案AP的描述相同或相似。

参考图7G，可以通过扩展设置在中心中的接触孔并将扩展的接触孔与相邻的接触孔合并来形成第一接触结构CS1’。第一接触结构CS1’可以包括第一图案部分P1和第二图案部分P2，第一图案部分P1具有相对大的直径，第二图案部分P2连接到第一图案部分P1，围绕第一图案部分P1的外围，并且具有相对小的直径。接触延伸部CL可以具有与第一接触结构CS1’的布置形状相对应的波浪形侧表面。

图8A是根据示例实施例的半导体器件的示意性局部放大平面图。图8A是图1A的区域“B”的放大图。

图8B是根据示例实施例的半导体器件的示意性截面图。图8B示出了沿图8A中的线IV-IV’截取的截面。

参考图8A和图8B，第二竖直结构VS2可以包括在支撑结构SS之间的第二接触结构CS2。第二接触结构CS2形成一组且与栅电极130电绝缘，并且可以与下互连部30之中的一个下互连部30连接在一起以形成一个贯通接触插塞THV。例如，一个贯通接触插塞THV可以包括彼此电连接的一组第二接触结构CS2。第二接触结构CS2可以布置成六边形形状，但示例实施例不限于此，并且可以具有与图7A至图7G中所示的接触结构的布置或形状类似的布置或形状。第二接触结构CS2可以与支撑结构SS连续地布置。如图1A中所示，第二接触结构CS2可以在X方向上以基本上等于支撑结构SS的第二间距PB的间距PBb布置，并且可以具有基本上等于支撑结构SS的第二直径WB的直径WBb。

第二接触结构CS2可以在Z方向上穿过穿透源极结构110的下绝缘层109。第二接触结构CS2可以与栅电极130电绝缘。第二绝缘图案152可以设置在第二接触结构CS2和栅电极130之间。在其中设置有第二接触结构CS2的区域中，具有增加的厚度的接触焊盘区130PR可以不形成在栅电极130的焊盘区130P中。因此，第二接触结构CS2可以通过第二绝缘图案152来与栅电极130间隔开。

连接到第二接触结构CS2的接触柱头188可以设置在第二接触结构CS2上。接触柱头188可以连接到上互连部190。尽管第二接触结构CS2被示出为设置在第二区ER上，但根据一些示例实施例，第二接触结构CS2可以设置在第一区CR上，并且也可以设置在第一区CR和第二区ER的外部以连接到下互连部30。

图9A至图12C是示出了根据示例实施例的制造半导体器件的方法的示意图。具体地，图9A和图10A是示出了根据示例实施例的制造半导体器件的方法的示意性平面图，图9B示出了沿图9A的线I-I’和线II-II’截取的截面，并且图10B示出了沿图10A的线I-I’和线II-II’截取的截面。图11和图12A至图12C示出了与图1B中的截面相对应的区域。

参考图9A和图9B，可以形成第一结构1，可以在第一结构1上形成源极结构110，可以在源极结构110上交替堆叠层间绝缘层120和牺牲层128，可以形成穿透层间绝缘层120和牺牲层128的模制结构的竖直孔图案HP，并且可以打开竖直孔图案HP之中的分离孔图案Hs的上部。

可以通过在衬底10上形成电路元件20和下互连部30来形成第一结构1。

首先，可以在衬底10中形成器件隔离层15s，并且可以在衬底10上的有源区15a上形成电路栅极26和源/漏区22。可以通过浅沟槽隔离(STI)工艺来形成器件隔离层15s。电路栅极26的介电层可以包括氧化硅或高介电材料，并且电路栅极26的电路栅电极可以包括多晶硅、金属、金属氮化物或金属半导体化合物中的至少一种。附加地，可以形成覆盖电路栅极26的两侧的间隔物层。

可以通过以下步骤来形成下互连部30：形成下封盖绝缘层50的一部分，然后对其进行部分蚀刻并去除；用导电材料填充或沉积导电材料，然后对该导电材料进行图案化；然后，用下封盖绝缘层50的一部分来填充通过图案化去除的区域。

可以在下封盖绝缘层50上形成源极结构110。源极结构110可以包括基底图案101、源极牺牲层104、105和106、以及第二图案103，并且在第一区CR中的源极牺牲层104、105和106可以在后续工艺中用第一图案102来替换。在第二区ER中，第二图案103可以包括弯曲以接触基底图案101的部分。

可以交替堆叠层间绝缘层120和牺牲层128以形成模制结构。

可以在后续工艺中用栅电极130(参见图1B)来至少部分地替换牺牲层128。牺牲层128可以由与层间绝缘层120的材料不同的材料形成，并且可以由在特定蚀刻条件下可以以相对于层间绝缘层120的蚀刻选择性进行蚀刻的材料形成。例如，牺牲层128可以由氮化硅形成，并且层间绝缘层120可以由氧化硅形成。

可以使用掩模层来重复执行用于牺牲层128的光刻工艺和蚀刻工艺，使得下牺牲层128在第二区ER中比上牺牲层128延伸得更远。因此，牺牲层128可以在第二区ER上以预定单元形成阶梯形状的阶梯结构。通过在形成阶梯结构的牺牲层128上进一步形成牺牲层，可以形成具有增加的厚度的牺牲焊盘区(参见图12A中的“128RP”)。可以通过后续工艺用图6B的接触焊盘区130RP来替换该牺牲焊盘区。可以在模制结构上形成上封盖绝缘层180的一部分。

可以形成穿过模制结构的竖直孔图案HP。为了形成竖直孔图案HP，可以对衬底10的整个表面执行图案化工艺。图案化工艺可以包括：形成具有多个开口的掩模层、以及使用该掩模层作为蚀刻掩模来执行各向异性蚀刻工艺。各向异性蚀刻工艺的示例包括等离子体蚀刻工艺、反应离子蚀刻(RIE)工艺、电感耦合等离子体反应离子蚀刻(ICP-RIE)工艺、或离子束蚀刻(IBE)工艺。竖直孔图案HP可以指图案化之后尚未被填充的空的空间，或者可以指其中在图案化之后沉积了牺牲层、绝缘层或导电层的结构。

如图9A中所示，竖直孔图案HP可以形成为在形成行和列的同时彼此间隔开。竖直孔图案HP可以具有格子布置。竖直孔图案HP可以形成为在第一区CR和第二区ER上具有连续布置。例如，第二区ER上的竖直孔图案HP可以具有与第一区CR上的竖直孔图案HP相同的格子配置。由于第一区CR和第二区ER上的图案的设计彼此相同，因此可以减轻在刻蚀工艺期间产生的负载效应，因此，可以获得连续且均匀的图案化，从而改善图案化分散。

竖直孔图案HP可以包括第一孔图案H1、第二孔图案H2、分离孔图案Hs、以及接触孔图案Hc1和Hc2。第一孔图案H1、第二孔图案H2、分离孔图案Hs、以及接触孔图案Hc1和Hc2可以全部具有连续布置。

可以在第一区CR上形成第一孔图案H1。可以通过在第一孔图案H1上依次形成栅极介电层145、沟道层140、芯绝缘层147和沟道焊盘149来形成沟道结构CH。可以在第二区ER上形成第二孔图案H2。可以通过在第二孔图案H2上依次形成支撑介电层145d、支撑沟道层140d、支撑芯绝缘层147d和支撑沟道焊盘149d来形成支撑结构SS。在形成沟道结构CH和支撑结构SS之前，可以进一步蚀刻第一孔图案H1和第二孔图案H2，使得第一孔图案H1和第二孔图案H2穿透第二图案103以及源极牺牲层104、105和106，并且其下端可以位于比基底图案101的上表面低的水平处。

分离孔图案Hs可以在X方向上布置成一行，并且其内部可以分别填充有牺牲层。接触孔图案Hc1和Hc2可以在其内部分别填充有牺牲层的状态下通过图12A至图12C的工艺操作来形成为图6B和图8B的接触结构CS1和CS2。

在形成上封盖绝缘层180的一部分之后，可以形成在X方向上延伸的沟槽TR以暴露分离孔图案Hs。分离孔图案Hs的牺牲层的上表面可以被沟槽TR暴露。

参考图10A和图10B，可以通过使分离孔图案Hs扩展穿过沟槽TR来形成分离开口OP。在选择性地去除分离孔图案Hs中的牺牲层之后，可以执行各向同性蚀刻工艺以扩展每个分离孔图案Hs。沿X方向布置的分离孔图案Hs可以由于各向同性蚀刻工艺而彼此连接以形成在X方向上延伸的分离开口OP。分离开口OP的侧表面可以具有不平坦的形状，例如，波浪形形状或压纹形状。分离开口OP可以接触相邻的第一孔图案H1和第二孔图案H2中的至少一个。

在扩展分离孔图案Hs之后，可以在扩展的分离孔图案Hs的内壁上形成间隔物，并且可以在间隔物之间执行蚀刻工艺以去除第二图案103的一部分和源极牺牲层104、105和106的一部分以暴露基底图案101。

参见图11，在用第一图案102替换第一区CR中的源极牺牲层104、105和106，并去除牺牲层128之后，可以通过用导电材料填充去除了牺牲层128的区域来形成栅电极130。

首先，在去除源极牺牲层104、105和106的工艺期间，还可以去除栅极介电层145的暴露在去除了源极牺牲层105的区域中的部分。可以通过在去除了源极牺牲层104、105和106的区域中沉积导电材料来形成第一图案102。

可以相对于层间绝缘层120来选择性地去除牺牲层128。牺牲层128的选择性去除工艺可以使用湿法蚀刻工艺。形成栅电极130的导电材料可以包括金属、多晶硅或金属半导体化合物。

此后，可以在分离开口OP中沉积绝缘材料以形成分离图案SP，可以形成上封盖绝缘层180，并且可以形成上互连部190，从而制造半导体器件100。

图12A至图12C是示出了根据示例实施例的形成半导体器件的接触结构的方法的示意图。图12A至图12C示出了形成图6A和图6B的接触结构的方法。

参考图12A，可以去除填充第一接触孔图案Hc1的牺牲层。第一接触孔图案Hc1可以穿透下绝缘层109以暴露在下互连部30上的过孔图案111。

参考图12B，可以部分地蚀刻由第一接触孔图案Hc1暴露的牺牲层128以形成从第一接触孔图案Hc1水平延伸的扩展空间G，并且可以在第一接触孔图案Hc1和扩展空间G上形成缓冲绝缘层150S。扩展空间G之中形成在其中牺牲层128的厚度增加的初步接触焊盘区128RP中的扩展空间G_U可以具有比通过去除其下方的其他牺牲层128而形成的其他扩展空间G_L的厚度大的厚度。因此，缓冲绝缘层150S可以在填充其他扩展空间G_L的同时，不完全填充形成在初步接触焊盘区128RP中的扩展空间G_U。

参考图12C，可以在第一接触孔图案Hc1中执行蚀刻工艺，以留下缓冲绝缘层150S填充其他扩展空间G_L的部分并去除其余部分，从而形成围绕第一接触孔图案Hc1的第一绝缘图案151。此后，可以去除过孔图案111，并且可以用导电材料填充形成在第一接触孔图案Hc1和初步接触焊盘区128RP中的扩展空间以形成图6A至图7G的第一接触结构CS1。

尽管图12A至图12C示出了形成包括第一接触结构CS1的栅极接触插塞CMC的方法，但也可以以与其类似的方式形成包括第二接触结构CS2的贯通接触插塞THV。然而，其中牺牲层128的厚度增加的初步接触焊盘区128RP不形成在其中设置有用于形成第二接触结构CS2的第二接触孔图案Hc2的区域中。此外，缓冲绝缘层150S可以被设置为填充从第二接触孔图案Hc2水平延伸的所有扩展空间。因此，可以形成图8A和图8B的第二接触结构CS2。

图13A和图13B是示出了根据示例实施例的形成半导体器件的辅助图案的方法的示意图。图13B示出了沿图13A中的线V-V’截取的截面。

参考图13A和图13B，可以形成源极结构110和模制结构MD，可以在模制结构MD上形成具有开口OL的掩模图案200，并且可以使用该掩模图案200作为蚀刻掩模以执行蚀刻工艺，从而形成竖直孔图案HP。

竖直孔图案HP还可以包括在分离孔图案Hs和孔图案H之间的辅助孔图案Ha。开口OL可以包括具有第一宽度W1的第一开口OL1和具有小于第一宽度W1的第二宽度W2的第二开口OL2。可以在模制结构MD中形成辅助孔图案Ha以对应于具有相对小宽度的第二开口OL2。辅助孔图案Ha可以从上部仅部分地穿透模制结构MD。由于辅助孔图案Ha，可以执行有助于光刻工艺和蚀刻工艺的工艺增强功能，以显著减少分离孔图案Hs和孔图案H的形状劣化。

图14A和图14B是示出了根据示例实施例的形成半导体器件的辅助图案的方法的示意图。图14B是沿图14A的线VI-VI’截取的截面。

参考图14A和图14B，可以形成源极结构110和模制结构MD，可以在模制结构MD上形成具有开口OL的掩模图案200，并且可以使用该掩模图案200作为蚀刻掩模以执行蚀刻工艺，从而形成竖直孔图案HP，但是因为第二开口OL2’的宽度W2’相对较小，所以在与第二开口OL2’相对应的区域中可以不对模制结构MD执行图案化。即使当不对模制结构MD执行图案化工艺时，也可以将开口OL1和OL2’的图案连续性保持在掩模水平，因此，可以显著减少分离孔图案Hs和孔图案H的形状劣化。

图15是示意性地示出了根据示例实施例的包括半导体器件的数据存储系统的图。

参考图15，数据存储系统1000可以包括半导体器件1100和电连接到半导体器件1100的控制器1200。数据存储系统1000可以是包括一个或多个半导体器件1100的存储设备、或包括该存储设备的电子设备。例如，数据存储系统1000可以是包括一个或多个半导体器件1100的固态驱动设备(SSD)、通用串行总线(USB)设备、计算系统、医疗设备或通信设备。

半导体器件1100可以是非易失性存储器件，例如，上面参考图1A至图8B描述的NAND闪存器件。半导体器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在示例实施例中，第一结构1100F可以被设置为与第二结构1100S相邻。第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一上栅极线UL1和第二上栅极线UL2、第一下栅极线LL1和第二下栅极线LL2、以及在位线BL和公共源极线CSL之间的存储单元串CSTR的存储单元结构。

在第二结构1100S中，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。可以根据示例实施例来对下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量进行各种修改。

在示例实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括地选择晶体管。下栅极线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且上栅极线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。

在示例实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT2中的至少一个可以用于利用GIDL现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。

公共源极线CSL、第一下栅极线LL1和第二下栅极线LL2、字线WL、以及第一上栅极线UL1和第二上栅极线UL2可以通过从第一结构1100F的内部延伸到第二结构1100S的第一连接互连部1115来电连接到解码器电路1110。位线BL可以通过从第一结构1100F的内部延伸到第二结构1100S的第二连接互连部1125来电连接到页缓冲器1120。

在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT之中的至少一个所选择的存储单元晶体管执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101来与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F的内部延伸到第二结构1100S的输入/输出连接互连部1135来电连接到逻辑电路1130。

控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些示例实施例中，数据存储系统1000可以包括多个半导体器件1100，在这种情况下，控制器1200可以控制多个半导体器件1100。

处理器1210可以控制包括控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预定固件来操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100的通信的控制器接口1221。通过控制器接口1221，可以传送用于控制半导体器件1100的控制命令、要写入到半导体器件1100的存储单元晶体管MCT的数据、要从存储单元晶体管MCT读取的数据等。主机接口1230可以提供数据存储系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制半导体器件1100。

图16是根据示例实施例的包括半导体器件的数据存储系统的示意性透视图。

参考图16，根据示例实施例的数据存储系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或多个半导体封装2003、以及DRAM2004。半导体封装2003和DRAM2004可以通过形成在主板2001上的互连图案2005来连接到控制器2002。

主板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口而变化。在示例实施例中，数据存储系统2000可以根据诸如通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存(UFS)的M-Phy等的接口中的任何一种接口来与外部主机通信。在示例实施例中，数据存储系统2000可以利用通过连接器2006从外部主机供应的电力来操作。数据存储系统2000还可以包括用于将从外部主机供应的电力分配给控制器2002和半导体封装2003的电力管理集成电路(PMIC)。

控制器2002可以将数据写入到半导体封装2003、或从半导体封装2003中读取数据，并且可以提高数据存储系统2000的操作速度。

DRAM2004可以是用于减小作为数据存储空间的半导体封装2003和外部主机之间的速度差异的缓冲器存储器。数据存储系统2000中包括的DRAM2004也可以作为一种高速缓冲存储器来操作，并且可以在用于半导体封装2003的控制操作中提供用于临时存储数据的空间。例如，当数据存储系统2000包括DRAM2004时，除用于控制半导体封装2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM2004的DRAM控制器。

半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、在封装衬底2100上的半导体芯片2200、分别设置在半导体芯片2200的下表面上的粘合层2300、将半导体芯片2200和封装衬底2100电连接的连接结构2400、以及覆盖在封装衬底2100上的半导体芯片2200和连接结构2400的模制层2500。

封装衬底2100可以是包括上封装焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图15的输入/输出焊盘1101。每个半导体芯片2200可以包括栅极堆叠结构3210和沟道结构3220。每个半导体芯片2200可以包括上面参考图1A至图8B描述的半导体器件。

在示例实施例中，连接结构2400可以是将输入/输出焊盘2210和上封装焊盘2130电连接的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200可以通过接合布线方法来彼此电连接，并且可以电连接到封装衬底2100的上封装焊盘2130。根据示例实施例，在第一半导体封装2003a和第二半导体封装2003b中的每一个中，半导体芯片2200还可以通过包括硅通孔(TSV)的连接结构来彼此电连接，而不是通过接合布线方法的连接结构2400来彼此电连接。

在示例实施例中，控制器2002和半导体芯片2200可以包括在一个封装中。在示例实施例中，控制器2002和半导体芯片2200可以安装在与主板2001不同的单独的中介层衬底上，并且控制器2002和半导体芯片2200可以通过形成在该中介层衬底上的互连部来彼此连接。

图17是示意性地示出了根据示例实施例的半导体封装的截面图。图17示出了图16的半导体封装2003的示例实施例，并概念性地示出了沿图16的半导体封装2003的线VII-VII’截取的区域。

参考图17，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体2120、设置在封装衬底主体2120的上表面上的上封装焊盘2130(参见图16)、设置在封装衬底主体2120的下表面上或通过封装衬底主体2120的下表面暴露的下焊盘2125、将上封装焊盘2130和封装衬底主体2120内的下焊盘2125电连接的内部互连部2135。上封装焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接部分2800来连接到如图16所示的数据存储系统2000的主板2001的互连图案2005。

每个半导体芯片2200可以包括半导体衬底3010、以及依次堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括外围互连部3110。第二结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠结构3210、穿过栅极堆叠结构3210的沟道结构3220和分离区3230、电连接到沟道结构3220的位线3240、以及电连接到栅极堆叠结构3210的字线WL(参见图15)的栅极接触插塞3235。如上面参考图1A至图8B所述，每个半导体芯片2200可以包括衬底10、源极结构110、包括栅电极130的堆叠结构ST、第一竖直结构VS1、以及第二竖直结构VS2。

每个半导体芯片2200可以包括电连接到第一结构3100的外围互连部3110并延伸到第二结构3200中的贯通互连部3245。贯通互连部3245可以设置在栅极堆叠结构3210外部，并且还可以被设置为穿过栅极堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围互连部3110的输入/输出焊盘2210(参见图16)。

图18是示意性地示出了根据示例实施例的半导体封装的截面图。图18示出了与图17相对应的区域中的半导体封装2003A。

参考图18，半导体封装2003A可以包括在半导体衬底4010上的第一结构4100、以及位于第一结构4100处以通过晶片接合方法接合到第一结构4100的第二结构4200。

第一结构4100可以包括外围电路区，该外围电路区包括外围互连部4110和第一接合结构4150。第二结构4200可以包括公共源极线4205、在公共源极线4205和第一结构4100之间的栅极堆叠结构4210、穿过栅极堆叠结构4210的存储沟道结构4220和分离结构4230、以及分别电连接到存储沟道结构4220和栅极堆叠结构4210的字线(图15的WL)的第二接合结构4250。例如，第二接合结构4250可以通过电连接到存储沟道结构4220的位线4240和电连接到字线(图15的WL)的栅极连接布线4235来分别电连接到存储沟道结构4220和字线(图15的WL)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时接合。第一接合结构41 50和第二接合结构4250的接合部分可以由例如铜(Cu)形成。

如放大图中所示，每个半导体芯片2200a还可以包括衬底10、源极结构110、包括栅电极130的堆叠结构ST、第一竖直结构VS1、以及第二竖直结构VS2。在每个半导体芯片2200a中，与图17的半导体芯片2200相比，第二结构2可以竖直地倒置在第一结构1上，并且第一结构1和第二结构2可以直接接合，而无需介入诸如单独的粘合层之类的粘合剂。例如，第一结构1的第一接合焊盘65可以接合到第二结构2的第二接合焊盘165。每个半导体芯片2200a还可以包括电连接到第一结构4100的外围互连部4110的输入/输出焊盘(图16的2210)。

如上所述，根据示例实施例，由于设置在其中栅电极具有阶梯结构的阶梯区域中的竖直结构的设计与设置在存储单元阵列区中的竖直结构的设计相同或相似，因此可以提供具有改善的可靠性和生产率的半导体器件和包括该半导体器件的数据存储系统。

尽管已经具体示出和描述了示例实施例的各方面，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。