半导体存储装置

本申请享受以日本专利申请2021-131302号(申请日：2021年8月11 日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的 全部内容。

技术领域

实施方式涉及半导体存储装置。

背景技术

已知有一种3维存储器件，具有多个导电层与多个绝缘层层叠而成的 层叠体、和在厚度方向上将层叠体贯通的多个柱状部。

发明内容

发明要解决的课题在于，提供能够实现高集成化的半导体存储装置。

实施方式的半导体存储装置，具备基板、布线层区域、层叠体、半导 体主体、存储部、柱状部和绝缘部。所述布线层区域设置于所述基板上。 所述层叠体设置于所述布线层区域上，通过在作为所述基板的厚度方向的 第1方向上多个导电层和多个绝缘层一层一层地交替层叠而成。所述柱状 部具有在所述第1方向上延伸的半导体主体和设置于所述半导体主体与所 述多个导电层的各个导电层之间的存储部，将所述层叠体贯通而连接于所 述布线层区域。所述层叠体具有面对所述布线层区域的端部来作为所述第 1方向的端部。所述柱状部具有位于所述层叠体的所述端部的第1部分和 位于比所述第1部分靠近所述基板的位置的第2部分。与所述第1方向交 叉的第2方向上的所述第2部分的中心，相对于所述第2方向上的所述第1部分的中心，在所述第2方向上偏离。

附图说明

图1是示出第1实施方式的半导体存储装置的示意俯视图。

图2是示出第1实施方式的半导体存储装置的单元阵列区域的示意俯 视图。

图3是示出第1实施方式的单元阵列区域的示意立体图。

图4是包含图2所示的层叠体和柱状部的A-A’剖视图。

图5是图4中的柱状部的局部放大剖视图。

图6是图5所示的层叠体和柱状部的D-D’剖视图。

图7是示出图4所示的层叠体、柱状部和布线层区域的一例的局部剖 视图。

图8是示出图4所示的层叠体、柱状部和布线层区域的另一例的局部 剖视图。

图9是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图10是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图11是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图12是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图13是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图14是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图15是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图16是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图17是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图18是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图19是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图20是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图21是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图22是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图23是示出第1实施方式的一例构造的制造方法的一部分的剖视图。

图24是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图25是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图26是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图27是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图28是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图29是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图30是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图31是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图32是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图33是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图34是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图35是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图36是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图37是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图38是示出第2实施方式的一例构造的制造方法的一部分的剖视图。

图39是示出第2实施方式的层叠体、柱状部和布线层区域的一例的局 部剖视图。

图40是示出第2实施方式的层叠体、柱状部和布线层区域的另一例的 剖视图。

图41是示出第3实施方式的柱状部的下端部和绝缘部的下端部的一例 的局部剖视图。

图42是示出第4实施方式的柱状部的下端部和绝缘部的下端部的一例 的局部剖视图。

图43是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图44是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图45是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图46是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图47是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图48是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图49是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图50是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图51是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图52是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图53是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图54是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图55是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图56是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图57是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图58是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图59是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图60是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图61是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图62是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图63是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图64是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图65是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图66是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图67是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图68是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图69是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图70是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图71是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图72是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图73是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图74是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图75是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图76是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图77是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图78是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图79是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图80是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图81是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图82是示出第3实施方式的一例构造的制造方法的一部分的剖视图。

图83是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图84是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图85是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图86是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图87是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图88是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图89是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图90是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图91是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图92是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图93是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图94是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图95是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图96是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图97是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图98是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图99是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图100是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图101是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图102是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

图103是示出第4实施方式的一例构造的制造方法的一部分的剖视图。

具体实施方式

“第1实施方式”

以下，参照附图，对第1实施方式的半导体存储装置进行说明。

在以下的说明中，对具有同一或类似功能的构成标注同一附图标记。 并且，存在省略这些构成的重复说明的情况。在本申请中“连接”不限定于 物理性连接的情况，也包含电连接的情况。在本申请中“xx面对yy”不限定 于xx与yy接触的情况，也包含在xx与yy之间夹有别的部件的情况。在 本申请中“xx设置于yy上”不限定于xx与yy接触的情况，也包含在xx 与yy之间夹有别的部件的情况。另外，在本申请中“xx设置于yy上”是为 了方便的表达，并非规定重力方向。在本说明书中“平行”及“正交”也分别 包含“大致平行”及“大致正交”的情况。

另外，先对X方向、Y方向、Z方向进行定义。X方向及Y方向是沿 着后述的半导体基板10(参照图3)的表面的方向。X方向与Y方向是互 相交叉(例如正交)的方向。Y方向是后述的位线BL(参照图3)延伸的 方向。Z方向(第1方向)是与X方向及Y方向交叉(例如正交)的方向， 是半导体基板10的厚度方向。在本说明书中，存在如图3所示将“+Z方向” 称作“上”、将“-Z方向”称作“下”的情况。+Z方向与-Z方向成为180° 不同的方向。不过，这些表达是为了方便，并非规定重力方向。

<半导体存储装置的整体构成>

图1是示出第1实施方式的半导体存储装置的示意俯视图。

第1实施方式的半导体存储装置具有存储单元阵列1和设置在位于存 储单元阵列1的外侧的周边区域的多个阶梯部2。存储单元阵列1及多个 阶梯部2设置于相同的半导体基板10上。

图2是示出第1实施方式的半导体存储装置的单元阵列1和阶梯部2 的示意俯视图。图3是示出第1实施方式的存储单元阵列1的示意立体图。 图4是包含图2中的层叠体100和柱状部CL1的A-A’剖视图。

如图2～图4所示，存储单元阵列1具有基板10的一部分、设置于基 板10上的层叠体100的一部分、多个柱状部CL1、多个绝缘部60、及设 置于层叠体100的上方的上层布线。在图3中，作为上层布线，示出例如 位线BL。

基板10及层叠体100跨设置有存储单元阵列1的单元阵列区域和设置 有阶梯部2的阶梯区域而设置。将层叠体100中的、设置于单元阵列区域 的部分称作第1层叠部100a(参照图3、图4等)。在单元阵列区域配置 有多个柱状部CL1。柱状部CL1是在第1层叠部100a内在其层叠方向(Z 方向)上延伸的圆柱状。

如图2所示，多个柱状部CL1例如交错排列。或者，多个柱状部CL1 也可以沿着X方向及Y方向呈正方网格排列。绝缘部60在单元阵列区域 及阶梯区域在X方向上延伸，将层叠体100在Y方向上分割为多个串单元 200。各串单元200具有单元阵列区域和阶梯区域。

如图3所示，在第1层叠部100a的上方，设置有多个位线BL。多个 位线BL是在Y方向上延伸的例如金属膜。多个位线BL在X方向上互相 分离。柱状部CL1的后述的半导体主体20的上端经由接触件Cb及接触 件V1而连接于位线BL。多个柱状部CL1连接于共通的1根位线BL。连 接于该共通的位线BL的多个柱状部CL1包括从由绝缘部60在Y方向上 分离出的各个串单元200中各选择出1个的柱状部CL1。

如图4所示，第1层叠部100a具有层叠于基板10上的多个导电层70。 多个导电层70各自经由绝缘层72，在相对于基板10的上表面垂直的方向 (Z方向)上层叠。导电层70例如是金属层。导电层70例如是包含钨作 为主成分的钨层或包含钼作为主成分的钼层。此外，导电层70也可以由掺 有杂质的多晶硅那样的导电材料形成。绝缘层72例如是包含氧化硅作为主 成分的硅氧化层。

在图3中描绘了第1层叠部100a作为导电层70和绝缘层72的单纯的 层叠构造，但为了半导体存储装置的高层叠化，第1层叠部100a严格说来 采用了如图4所示将多个层级在Z方向上纵向堆积而成的构造。

如图4所示，第1层叠部100a具有：具备下层部100aL和上层部100aU 这2个层级的层级构造。

下层部100aL具有基于导电层70和绝缘层72的层叠构造的下部层叠 体100c。在下部层叠体100c，设置有在Z方向上将下部层叠体100c贯通 的多个下层柱状部LCL1。

上层部100aU具有基于导电层70和绝缘层72的层叠构造的上部层叠 体100d。在上部层叠体100d，设置有在Z方向上将上部层叠体100d贯通 的多个上层柱状部UCL1。

如以上那样，柱状部CL1严格说来是下层柱状部LCL1与上层柱状部 UCL1的堆积构造，在它们的边界部形成有接合部CLJ。

如图4所示，下层柱状部LCL1和上层柱状部UCL1都是靠近基板10 侧的径小而在离开基板10的方向(Z方向)上径渐渐变大的柱状。下层柱 状部LCL1及上层柱状部UCL1各自都是在比各自的最上部稍微靠下侧 (靠近基板10侧)具有直径成为最大的大径部CLM。下层柱状部LCL1 及上层柱状部UCL1各自是与这些大径部CLM相比靠上部侧的径渐渐变 小的柱状。

此外，在以下的说明中，关于设为下层柱状部LCL1与上层柱状部 UCL1的堆积构造的柱状部CL1，在能够作为1个柱状部CL1来说明功能、 构造的情况下，简单表述为柱状部CL1，在说明中使用。

基板10例如是硅基板等半导体基板。在基板10上，设置有布线层区 域10A。布线层区域10A例如具有层叠于基板10上的半导体层10a、源极 线10b及半导体层10c。在半导体层10a、源极线10b及半导体层10c，埋 入有下层柱状部LCL1的下端部(第2部分)CLE。即，下层柱状部LCL1 的下端部CLE埋入于布线层区域10A。下层柱状部LCL1的下端部CLE 的详细构造在后说明。

半导体层10a、10c由作为导电材料在硅等半导体中添加了杂质的n型 硅等形成。作为一例，半导体层10a、10c由掺磷多晶硅形成。下层柱状部 LCL1的下端部如后述那样，一部分的膜被去除，连接于源极线10b。源极 线10b由半导体层或钨、硅化钨等导电层构成。

在半导体层10c的上表面设置有绝缘层72。在绝缘层72上设置有最 下层的导电层70，绝缘层72与导电层70交替层叠。在最上层的导电层70 上设置有绝缘层42，在该绝缘层42上设置有绝缘层43。绝缘层43覆盖柱 状部CL1的上端。

图5是图4中的柱状部CL1和其周围部分的放大剖视图。

图6是图5中的D-D’剖视图。

柱状部CL1具有层叠膜(存储膜)30、半导体主体20及绝缘性的芯 部50。

半导体主体20在第1层叠部100a内在层叠方向(Z方向)上呈环状 连续延伸。层叠膜30设置于导电层70及绝缘层72、与半导体主体20之 间，从外周侧包围半导体主体20。芯部50设置于环状的半导体主体20的 内侧。半导体主体20的上端侧经由图3所示的接触件Cb及接触件V1而 连接于位线BL。

层叠膜30具有隧道绝缘膜31、电荷蓄积膜(存储部)32及块(block) 绝缘膜33。在半导体主体20与导电层70之间，从半导体主体20侧依次 设置有隧道绝缘膜31、电荷蓄积膜32及块绝缘膜33。电荷蓄积膜32设置 于隧道绝缘膜31与块绝缘膜33之间。

下层柱状部LCL1的下端部CLE在与源极线10b接触的区域中，局 部地，隧道绝缘膜31、电荷蓄积膜32及块绝缘膜33的一部分被去除。由 此，在半导体主体20的侧面的一部分形成有连接部24。半导体主体20在 面对源极线10b的连接部24，与源极线10b直接接触。

半导体主体20、层叠膜30及导电层70构成存储单元MC。存储单元 MC具有导电层70隔着层叠膜30包围半导体主体20的周围的纵型晶体管 构造。

在纵型晶体管构造的存储单元MC中，半导体主体20例如是硅的沟 道主体，导电层70作为控制栅极发挥功能。电荷蓄积膜32作为蓄积从半 导体主体20注入的电荷的数据存储层发挥功能。

本实施方式的半导体存储装置是非易失性半导体存储装置。

存储单元MC例如是电荷捕获型的存储单元。电荷蓄积膜32在绝缘 性的膜中具有许多捕获电荷的捕获点，例如包含硅氮化膜。或者，电荷蓄 积膜32也可以是周围由绝缘体包围的、具有导电性的浮置栅极。

隧道绝缘膜31在从半导体主体20向电荷蓄积膜32注入电荷时或者蓄 积到电荷蓄积膜32的电荷向半导体主体20放出时成为势垒。隧道绝缘膜 31例如包含硅氧化膜。

块绝缘膜33抑制蓄积到电荷蓄积膜32的电荷向导电层70放出。另外， 块绝缘膜33抑制从导电层70向柱状部CL1的电荷的反向隧穿。

块绝缘膜33例如具有第1块膜34和第2块膜35。第1块膜34例如 是硅氧化膜。第2块膜35是介电常数比硅氧化膜高的金属氧化膜。作为该 金属氧化膜，例如可以举出铝氧化膜、锆氧化膜、铪氧化膜。

第1块膜34设置于电荷蓄积膜32与第2块膜35之间。第2块膜35 设置于第1块膜34与导电层70之间。

第2块膜35也设置于导电层70与绝缘层72之间。第2块膜35沿着 导电层70的上表面、下表面及层叠膜30侧的侧面连续形成。第2块膜35 在第1层叠部100a的层叠方向上不连续而是分离。

另外，也可以在导电层70与绝缘层72之间不形成第2块膜35，将第 2块膜35沿着第1层叠部100a的层叠方向连续形成。或者，块绝缘膜33 也可以是沿着第1层叠部100a的层叠方向连续的单层膜。

另外，也可以在第2块膜35与导电层70之间或绝缘层72与导电层 70之间，形成金属氮化膜。该金属氮化膜例如是氮化钛膜，能够作为势垒 金属、紧贴层、导电层70的籽金属(Seed metal)发挥功能。

如图3所示，在第1层叠部100a的上层部(柱状部CL1的上端部) 设置有漏极侧选择晶体管STD。在第1层叠部100a的下层部100aL设置 有源极侧选择晶体管STS。至少最上层的导电层70作为漏极侧选择晶体管 STD的控制栅极发挥功能。至少最下层的导电层70作为源极侧选择晶体 管STS的控制栅极发挥功能。

在这些漏极侧选择晶体管STD与源极侧选择晶体管STS之间，设置 有多个存储单元MC。多个存储单元MC、漏极侧选择晶体管STD及源极 侧选择晶体管STS通过柱状部CL1的半导体主体20而串联连接，构成1 个存储串。该存储串在相对于XY面平行的面方向上例如交错配置。多个 存储单元MC在X方向、Y方向及Z方向上3维地设置。

<下层柱状部下端部的构造>

在图7中示出下层柱状部LCL1的下端部(第2部分)CLE的放大剖 面。

下层柱状部LCL1的下端部CLE如图7所示埋入于布线层区域10A。 更详细地说，在下层柱状部LCL1的芯部50的下端部形成有芯端部50A。

下部层叠体100c具有面对布线层区域10A的端部100E。下层柱状部 LCL1的下端部CLE在Z方向上将端部100E贯通而埋入于布线层区域 10A。将通过下部层叠体100c的端部100E的下层柱状部LCL1的靠近下 端的部分称作第1部分54。

芯端部50A的外径比下层柱状部LCL1的第1部分54的外径大。

芯端部50A的上部50a位于半导体层10c的内部。芯端部50A的下部 51b延伸至将源极线10b贯通的位置。从芯端部50A的周面以包围底面的 方式形成了半导体主体20。

在芯端部50A，在埋入于源极线10b的部分，隧道绝缘膜31、电荷蓄 积膜32及第1块膜34被去除而形成了半导体主体20的连接部24。在该 连接部24，半导体主体20与源极线10b直接接触。在芯端部50A的下端 部中的由半导体层10a包围的部分的周围，形成了隧道绝缘膜31、电荷蓄 积膜32及第1块膜34。

如图4、图7所示，在下层柱状部LCL1的下端部CLE形成有大径部 49。大径部49通过隧道绝缘膜31、电荷蓄积膜32及第1块膜34包围上 述的芯端部50A而形成。该大径部49的中心49c与下层柱状部LCL1的 第1部分54的中心54c在Y方向上位置偏离。在第1部分54的下端与大 径部49的上端的连接部分，形成有位置偏离部MR。

在本实施方式中，如图7所示，与大径部49的中心49c相比，下层柱 状部LCL1的第1部分54的中心54c靠右侧位置偏离。该位置偏离量例如 比下层柱状部LCL1的第1部分54的下端的半径小。

在图8中，示出大径部49的中心49c与下层柱状部LCL1的第1部分 54的中心54c一致的情况下的构造。在图8所示的下层柱状部LCL1的构 造中，其他构造与图7所示的下层柱状部LCL1的构造是同等的。

本实施方式的构造，如在基于图9～图23在后描述的制造方法中详细 说明那样，在要成为布线层区域10A的区域预先形成底部存储孔16之后， 在布线层区域10A上形成下部层叠体23。之后，在下部层叠体23利用离 子蚀刻形成下部存储孔25而将底部存储孔16与下部存储孔25连通。因而， 存在下部存储孔25的中心与底部存储孔16的中心因离子蚀刻等的对位精 度而如图7所示在Y方向上产生位置偏离的情况。

但是，在制造多个下层柱状部LCL1的情况下，也存在如图8所示， 大径部49的中心49c与下层柱状部LCL1的第1部分54的中心54c一致 的情况。即，在制造多个下层柱状部LCL1的情况下，也存在一部分的下 层柱状部LCL1如图8所示不具有中心位置偏离的情况。因此，在本实施 方式的构造中，在形成有多个的下层柱状部LCL1的一部分中，也可以包 括不具有中心位置偏离的图8所示的下层柱状部LCL1。

若采用如图4、图7、图8所示地具备大径部49的下层柱状部LCL1， 则即便是下部存储孔25的中心与底部存储孔16的中心位置偏离了的情况 下，也能够无妨碍地形成下层柱状部LCL1的下端部CLE。

如在后述的制造方法中说明那样，在形成下层柱状部LCL1的情况下， 在形成成为大径部49的基础的底部存储孔16之后，在之后的成膜工序中 形成成为下层柱状部LCL1的第1部分54的基础的下部存储孔25。

此外，当在布线层区域10A预先形成底部存储孔16之后在布线层区 域10A上形成下部层叠体100c时，如后述那样，能够获得不将形成于下 部层叠体100c的下部存储孔25的内径不必要地扩大这一效果。关于该效 果，与后面记载的制造方法相关联地进行说明。

接着，对绝缘部(分离部)60的构成进行说明。

如图2及图4所示，绝缘部60具有绝缘膜63。此外，在图3中省略 了绝缘膜63的图示。

绝缘膜63在X方向及Z方向上扩展。例如，如图4所示，绝缘膜63 以与第1层叠部100a相邻地在Z方向上延伸并到达半导体层10a的上部 侧的方式设置。

如先前说明那样，图4所示的柱状部CL1中的半导体主体20的下端 部与源极线10b接触。

接着，对阶梯部2的概要进行说明。

阶梯部2也由绝缘部60分离成串单元200的一部分。在阶梯部2，设 置有柱状体CL3和接触部CT，设置有平台(terrace)部70a。

<第1实施方式的制造方法>

接着，使用图9～图23，对第1实施方式的半导体存储装置的制造方法 进行说明。图9～图23的剖面对应于图4的剖面。

在图9中省略了记载的半导体基板10上，层叠有半导体层11、保护 层12、牺牲层13、保护层14及半导体层15。半导体层11例如是掺磷的 多晶硅层。保护层12、14例如是硅氧化膜。牺牲层13例如是非掺杂的多 晶硅层。半导体层15例如是非掺杂或掺磷的多晶硅层。

如图10所示，形成多个底部存储孔16。在本实施方式中如图2所示 呈交错状形成多个柱状部CL1，所以与形成柱状部CL1的位置对应地形成 底部存储孔16。底部存储孔16可以利用反应离子蚀刻等蚀刻方法形成。 底部存储孔16设为将半导体层15、保护层14、牺牲层13及保护层12贯 通而以预定的深度到达半导体层11的深度。

底部存储孔16的上端部内径形成为比之后形成于底部存储孔16之上 的下部存储孔25的下端部内径大。

如图11所示，以填埋底部存储孔16并覆盖半导体层15的上表面的方 式使阻挡材料层17成膜。阻挡材料层17可应用碳膜等。构成阻挡材料层 17的材料优选：由相对于之后形成的由绝缘层19与牺牲层21的层叠体构 成的下部层叠体23而言蚀刻选择比高的材料形成。

如图12所示，进行回蚀而将层叠于半导体层15上的阻挡材料层17去 除，仅留下填埋底部存储孔16的阻挡材料层17。由此，设为利用阻挡材 料18填埋了底部存储孔16的构成。

如图13所示，将绝缘层19与牺牲层21交替层叠，形成在最上层的牺 牲层21上形成有绝缘层22的下部层叠体23。绝缘层19、22例如是硅氧 化膜，牺牲层21例如是硅氮化膜。

如图14所示，相对于下部层叠体23，以与先前的底部存储孔16的形 成位置对应的方式形成从下部层叠体23的顶部至底部的下部存储孔25。 下部存储孔25可以利用反应离子蚀刻等蚀刻方法形成。

下部存储孔25具有随着去往下端部侧而内径渐渐变细的形状，在比下 部存储孔25的上端稍低的位置形成扩大内径部25a。下部存储孔25的下 端部25b到达阻挡材料18的上表面。

在此，因下部存储孔25形成时的对位精度的误差等，有时下部存储孔 25的中心25c与底部存储孔16的中心16c在图14的Y方向(左右方向) 上位置偏离。

但是，即便产生了该中心位置偏离，由于与下部存储孔25的下端部 25b的内径相比，阻挡材料18的上端部的径稍大，所以下部存储孔25的 下端部25b从阻挡材料18的上表面在Y方向上脱离的可能性变少。

如图15所示，经由下部存储孔25将阻挡材料18利用灰化等方法去除， 将下部存储孔25与底部存储孔16连通。在该方法中，能够仅将阻挡材料 18去除，不会将下部存储孔25的内径不必要地扩大。

相对于此，可设想：假设在没有形成底部存储孔16的图9所示的状态 的半导体层15之上形成下部层叠体23，形成从下部层叠体23的上表面到 达半导体层11的下部存储孔的制造方法。

该制造方法成为不设置阻挡材料18而仅利用蚀刻制成从下部层叠体 23的上表面到达半导体层11的深的下部存储孔的方法。

但是，若采用该方法，则有时因蚀刻条件的偏差等而下部存储孔25的 扩大内径部25a大到设想以上。

在该情况下，认为有可能相邻的下部存储孔25、25间的间隔窄到设想 以上而给后续工序中进行的柱状部的形成带来妨碍。另外，存在由于该现 象而给存储单元的进一步的高密度化及芯片尺寸的缩小化带来妨碍的可能 性。即，若减小下部存储孔25的间隔，则相邻的下部存储孔25彼此可能 接触，由此给存储单元的进一步的高密度化及芯片尺寸的缩小化带来妨碍。

相对于此，若采用使用上述的阻挡材料18并在形成下部存储孔25之 后将阻挡材料18去除的方法，则难以产生扩大内径部25a大到设想以上的 问题，所以能够提供能支持存储单元的进一步的高密度化、芯片尺寸的缩 小的构造。

如图16所示，将露出到底部存储孔16的内表面的半导体层11、15氧 化而形成硅氧化层27。

如图17所示，以填埋底部存储孔16和下部存储孔25的方式形成填充 材料28。填充材料28可应用碳膜等。

如图18所示，在下部层叠体23之上形成上部层叠体29。上部层叠体 29的构造与下部层叠体23的构成是同等的，将绝缘层19与牺牲层21交 替层叠，在最上层的牺牲层21上形成绝缘层22。

如图19所示，相对于上部层叠体29，以与先前的下部存储孔25的形 成位置对应的方式形成从上部层叠体29的顶部至底部的上部存储孔36。 上部存储孔36可以利用反应离子蚀刻等蚀刻方法形成。

上部存储孔36具有随着去往下端部侧而内径渐渐变细的形状，在比上 部存储孔36的上端稍低的位置形成扩大内径部36a。上部存储孔36的下 端部36b到达填充材料28的上端部。

在此，有时因上部存储孔36形成时的对位精度的误差等，上部存储孔 36的中心36c与柱状的填充材料28的中心28c在图19的Y方向(左右方 向)上位置偏离。

即便产生了该位置偏离，由于与上部存储孔36的下端部36b的内径相 比，阻挡材料18的上表面的径稍大，所以下部存储孔25的下端部25b不 会从阻挡材料18的上表面在Y方向上脱离。

上部存储孔36成为设置上层柱状部UCL1的位置，下部存储孔25成 为设置下层柱状部LCL1的位置。因而，在获得将上层柱状部UCL1与下 层柱状部LCL1可靠地接合而成的柱状部CL1这一方面，能够将上部存储 孔36与下部存储孔25可靠地连通的构成是重要的。

如图20所示，经由上部存储孔36将下部存储孔25的填充材料28和 底部存储孔16的阻挡材料18利用灰化等方法去除。由此，将上部存储孔 36、下部存储孔25及底部存储孔16连通。在利用灰化等方法将碳膜去除 的上述的工序中，能够仅将填充材料28和阻挡材料18去除。

因而，不会将上部存储孔36和下部存储孔25的内径不必要地扩大， 能够获得目的的内径的上部存储孔36和下部存储孔25。

如图21所示，在底部存储孔16、下部存储孔25及上部存储孔36，进 行成为用于形成柱状部LCL1的基础的成膜。进行第1块膜34、电荷蓄积 膜32、隧道绝缘膜31、半导体主体20及芯部50的成膜，形成成为上层柱 状部UCL1的基础的上层基础柱状部37和成为下层柱状部LCL1的基础 的下层基础柱状部38。可以将上层基础柱状部37和下层基础柱状部38的双方合起来称作基础柱状部39。

在下层基础柱状部38的下端部形成由第1块膜34、电荷蓄积膜32、 隧道绝缘膜31、半导体主体20及芯部50形成的大径部40。大径部40通 过在底部存储孔16将这些膜堆积而形成。第1块膜34、电荷蓄积膜32、 隧道绝缘膜31、半导体主体20及芯部50中的芯部50最厚。因而，芯部 50占据大径部40的大部分，以包围大径部40的芯部50的方式形成第1 块膜34、电荷蓄积膜32、隧道绝缘膜31及半导体主体20。

此外，在图21中为了简化附图，省略电荷蓄积膜32和隧道绝缘膜31 而作为1层膜描绘出。

如图22所示，例如在4根基础柱状部39的Y方向(左右方向)两侧， 形成缝隙41。缝隙41可以利用反应离子蚀刻等蚀刻方法形成。缝隙41以 在Z方向上将上部层叠体29和下部层叠体23贯通并到达半导体层11的 方式形成。缝隙41设为将半导体层15、保护层14、牺牲层13及保护层 12贯通而以预定的深度到达半导体层11的深度。

如图23所示，经由缝隙41进行使用蚀刻液的蚀刻处理，将保护层14、 牺牲层13及保护层12去除，形成空洞部44。

从图23所示的状态，在缝隙41的内表面形成图示省略的衬膜，对在 露出到空洞部44的下层基础柱状部38的下端部形成的大径部40进行蚀 刻。通过该蚀刻将大径部40的外周侧的第1块膜34、电荷蓄积膜32及隧 道绝缘膜31去除。通过该蚀刻，能够使半导体主体20露出到空洞部44。

之后，当以填埋空洞部44的方式使半导体层成膜时，能够形成图4所 示的源极线10b，所以能够形成具有半导体层10a、源极线10b及半导体层 10c的布线层区域10A。

在形成布线层区域10A之后，将衬膜去除，经由缝隙41进行蚀刻， 将层叠于下部层叠体23和上部层叠体29的牺牲层21去除。利用经由缝隙 41供给的蚀刻液或蚀刻气体，将牺牲层21去除，能够在形成过牺牲层21 的部分形成空洞。

通过在该空洞形成第2块膜35和导电层70，能够制造与图4～图6所 示的构造同等的构造。

此外，在经由缝隙41将牺牲层去除之后，到形成导电层为止的工序在 这种3维存储器中是公知的，详情可以参照日本特开2018-142654号公报 等记载的工序。

如以上说明那样构成的本实施方式的构成，形成图12所示的以阻挡材 料18填埋的底部存储孔16，在形成图13所示的下部层叠体23之后，形 成了图14所示的下部存储孔25。因而，有时底部存储孔16的中心16c与 下部存储孔25的中心25c在图14所示的Y方向上位置偏离。

但是，使得底部存储孔16的上部的Y方向长度(内径)比下部存储 孔25的下端部25b的Y方向长度(内径)大。

因此，即便发生些许的中心位置偏离，也能够使下部存储孔25的下端 部25b可靠地到达阻挡材料18的上表面。即，能够将在后续工序中形成于 下部存储孔25的下层柱状部LCL1的下端部可靠地连接于在后续工序中形 成于底部存储孔16的大径部49的上表面侧。

另外，在如图10～图14所示设置了阻挡材料18之后，即便实施利用 灰化等去除的工序，也不会将下部存储孔25的内径不必要地扩大，能够形 成目的的内径的下部存储孔25。

因而，能够防止相邻的下部存储孔25彼此的内径的扩大。因此，能够 提供一种能够应对下部存储孔25的高密度配置、能够应对存储单元MC 的高密度化、能够缩小芯片尺寸的半导体存储装置。能够高密度配置下部 存储孔25，等效于柱状部CL1的高密度配置，所以，归结于存储单元MC 的高密度化、芯片尺寸的缩小。

<第2制造方法和第2实施方式>

遵循图24～图40，对第2制造方法和第2实施方式进行说明。

图24～图40的剖面对应于图4的剖面。通过实施以下基于图24～图38 进行说明的方法，能够制造图39、图40所示的第2实施方式的构造。

图24示出了在省略了记载的半导体基板10上层叠有半导体层11、保 护层12及牺牲层13的状态。

如图25所示，形成多个底部存储孔51。在本实施方式中如图2所示 呈交错状形成多个柱状部CL1，所以与形成柱状部CL1的位置对应地形成 底部存储孔51。底部存储孔51可以利用反应离子蚀刻等蚀刻方法形成。 底部存储孔51设为将牺牲层13和保护层12贯通而以预定的深度到达半导 体层11的深度。

如图26所示，以填埋底部存储孔51并覆盖牺牲层13的上表面的方式 使阻挡材料层52成膜。阻挡材料层52可应用碳膜等。构成阻挡材料层52 的材料优选：由相对于之后形成的由绝缘层19与牺牲层21的层叠体构成 的下部层叠体23而言蚀刻选择比高的材料形成。

如图27所示，进行回蚀而将层叠于牺牲层13上的阻挡材料层52去除， 仅留下填埋底部存储孔51的阻挡材料53。由此，设为利用阻挡材料53填 埋了底部存储孔51的构成。

如图28所示，在牺牲层13上和阻挡材料53上形成保护层14和半导 体层15。在半导体层15上，将绝缘层19与牺牲层21交替层叠，形成在 最上层的牺牲层21上形成有绝缘层22的下部层叠体23。

如图29所示，相对于下部层叠体23，以与先前的底部存储孔51的形 成位置对应的方式形成从下部层叠体23的顶部至底部的下部存储孔25。 下部存储孔25可以利用反应离子蚀刻等蚀刻方法形成。

下部存储孔25具有随着去往下端部侧而内径渐渐变细的形状，在比下 部存储孔25的上端稍低的位置形成扩大内径部25a。下部存储孔25的下 端部25b到达阻挡材料53。

在此，有时因下部存储孔25形成时的对位精度的误差等，下部存储孔 25的中心25c与底部存储孔51的中心51c在图29的Y方向(左右方向) 上位置偏离。

但是，由于使得底部存储孔51的上部的Y方向长度(径(直径)) 比下部存储孔25的下端部25b的Y方向长度(内径)大，所以能够吸收 上述的位置偏离。因而，能够使下部存储孔25的下端部25b可靠地到达阻 挡材料53的上表面。

如图30所示，经由下部存储孔25将阻挡材料53利用灰化等方法去除， 将下部存储孔25与底部存储孔51连通。在该方法中，能够仅将阻挡材料 53去除，不会将下部存储孔25的内径不必要地扩大。

如图31所示，将露出到底部存储孔51的内表面和下部存储孔25的底 部的半导体层11、15氧化而形成硅氧化层55。

如图32所示，以填埋底部存储孔51和下部存储孔25的方式形成填充 材料56。填充材料56可适用碳膜等。

如图33所示，在下部层叠体23之上形成上部层叠体29。上部层叠体 29的构造与下部层叠体23的构成是同等的，将绝缘层19与牺牲层21交 替层叠，在最上层的牺牲层21上形成绝缘层22。

如图34所示，相对于上部层叠体29，以与先前的下部存储孔25的形 成位置对应的方式形成从上部层叠体29的顶部至底部的上部存储孔36。 上部存储孔36可以利用反应离子蚀刻等蚀刻方法形成。

如图35所示，经由下部存储孔25将填充材料56利用灰化等方法去除， 将上部存储孔36、下部存储孔25及底部存储孔51连通。

在该方法中，能够仅将填充材料56去除，不会将下部存储孔25的内 径不必要地扩大。

如图36所示，在底部存储孔51、下部存储孔25及上部存储孔36，进 行成为用于形成柱状部LCL1的基础的成膜。进行第1块膜34、电荷蓄积 膜32、隧道绝缘膜31、半导体主体20及芯部50的成膜，形成成为上层柱 状部UCL1的基础的上层基础柱状部37和成为下层柱状部LCL1的基础 的下层基础柱状部38。

在下层基础柱状部38的下端部形成由第1块膜34、电荷蓄积膜32、 隧道绝缘膜31、半导体主体20及芯部50形成的大径部58。大径部58通 过在底部存储孔51将这些膜堆积而形成。第1块膜34、电荷蓄积膜32、 隧道绝缘膜31、半导体主体20及芯部50中的芯部50最厚。因而，芯部 50占据大径部58的大部分，以包围大径部58的芯部50的方式形成第1 块膜34、电荷蓄积膜32、隧道绝缘膜31及半导体主体20。

此外，在图36中为了简化附图，省略第1块膜34、电荷蓄积膜32及 隧道绝缘膜31而作为1层膜描绘出。

如图37所示，在形成有4根基础柱状部39的区域的Y方向(左右方 向)两侧，形成缝隙41。缝隙41可以利用反应离子蚀刻等蚀刻方法形成。 缝隙41以在Z方向上将上部层叠体29和下部层叠体23贯通并到达布线 层区域10A的方式形成。缝隙41设为将半导体层15、保护层14、牺牲层 13及保护层12贯通而以预定的深度到达半导体层11的深度。

如图38所示，经由缝隙41进行使用蚀刻液的蚀刻处理，将形成于要 成为布线层区域10A的区域的保护层14、牺牲层13及保护层12去除，形 成空洞部44。

从图38所示的状态，在缝隙41的内表面形成衬膜，对在露出到空洞 部44的下层基础柱状部38的下端部形成的大径部58进行蚀刻。通过该蚀 刻将大径部58的外周侧的第1块膜34、电荷蓄积膜32及隧道绝缘膜31 去除。通过该蚀刻，能够在空洞部44形成半导体主体20的连接部。

之后，当以填埋空洞部44的方式使导电层成膜时，能够形成与图4所 示的源极线10b同等的源极线10b。因而，能够形成具有半导体层10a、源 极线10b及半导体层10c的布线层区域10A。

在形成布线层区域10A之后，将衬膜去除，经由缝隙41进行蚀刻， 将层叠于下部层叠体23和上部层叠体29的牺牲层21去除。利用经由缝隙 41供给的蚀刻液或蚀刻气体，将牺牲层21去除，能够在形成过牺牲层21 的部分形成空洞。

通过在该空洞形成块绝缘膜和电极，能够实现在图39和图40中示出 详细构造的第2实施方式的构造。

<第2实施方式>

图39示出伴随有中心位置偏离的第2实施方式的半导体存储装置的构 造，图40示出不伴随有中心位置偏离的情况下的第2实施方式的半导体存 储装置的构造。图39和图40所示的构造，是利用基于图24～图38进行了 说明的方法制造出的构造。

图39的构造，在先前的第1实施方式中，对应于图7所示的具有中心 位置偏离的构造，图40的构造，在先前的第1实施方式中，对应于图8所 示的不具有中心位置偏离的构造。

下层柱状部LCL1的下端部CLE如图39所示埋入于布线层区域10A。 更详细地说，在下层柱状部LCL1的芯部50的下端部形成有径大的芯端部 50B。通过半导体主体20、隧道绝缘膜31、电荷蓄积膜32及第1块膜34 包围该径大的芯端部50B而形成了大径部58。该大径部58的上部58a位 于源极线10b的内部，大径部58的下部58b形成于与半导体层10a的边界 位置。

在源极线10b的形成区域，隧道绝缘膜31、电荷蓄积膜32及第1块 膜34被局部去除而形成了半导体主体20的连接部20a。在该连接部20a， 半导体主体20直接连接于源极线10b。在大径部58的下部58b中的埋入 于半导体层10a的部分，形成了隧道绝缘膜31、电荷蓄积膜32及第1块 膜34。

在图39所示的源极线10b与半导体层10c的边界部，隧道绝缘膜31 和第1块膜34等被去除的是，到比源极线10b与半导体层10c的边界位置 稍微靠上方侧为止。因此，在该部分，以源极线10b的一部分陷入半导体 层10c侧为止的方式形成了延出部。

在图39所示的源极线10b与半导体层10a的边界部，隧道绝缘膜31 和第1块膜34等被去除的是，到比源极线10b与半导体层10a的边界位置 稍微靠下方侧为止。因此，在该部分，以源极线10b的一部分陷入半导体 层10a侧为止的方式形成了延出部。

源极线10b的延出部的产生，是在如图38所示利用蚀刻将保护层12、 牺牲层13及保护层14去除了的情况下因各向同性蚀刻而超过源极线10b 与半导体层10c的边界地将隧道绝缘膜31、第1块膜34等去除了的结果。

如图39所示，设置于下层柱状部LCL1的下端部CLE的大径部58 的中心58c与位于下部层叠体100c的底部的下层柱状部LCL1的第1部分 54的中心54c在Y方向上位置偏离。

在下层柱状部LCL1的第1部分54的下端与大径部58的上端的连接 部分，形成有位置偏离部MR。

在本实施方式中，如图39所示，与大径部58的中心58c相比，下层 柱状部LCL1的第1部分54的中心54c稍微靠右侧位置偏离。该位置偏离 量优选比下层柱状部LCL1的第1部分54的半径小。

在图40中，示出大径部58的中心58c与下层柱状部LCL1的第2部 分54的中心54c一致的情况下的构造。在图40所示的下层柱状部LCL1 的构造中，其他构造与图39所示的下层柱状部LCL1的构造是同等的。

在源极线10b与半导体层10c的边界部，在隧道绝缘膜31和第1块膜 34等被去除了的部分形成了源极线10b的延出部这一点，也与图39所示 的构造是同样的。在源极线10b与半导体层10a的边界部，在隧道绝缘膜 31和第1块膜34等被去除了的部分形成了源极线10b的延出部这一点， 也与图39所示的构造是同样的。

在图39、图40所示的构造中，如在基于图24～图38进行了说明的制 造方法中详细说明那样，在布线层区域10A预先形成底部存储孔51之后， 在要成为布线层区域10A的区域之上形成下部层叠体23。之后，在下部层 叠体23利用离子蚀刻形成下部存储孔25而将底部存储孔51与下部存储孔 25连通。因而，下部存储孔25的中心与底部存储孔51的中心有时因离子 蚀刻的精度而在Y方向上产生些许的位置偏离。

但是，在制造多个下层柱状部LCL1的情况下，也存在如图40所示， 大径部58的中心58c与下层柱状部LCL1的第1部分54的中心54c一致 的情况。即，在制造多个下层柱状部LCL1的情况下，也存在一部分的下 层柱状部LCL1如图40所示不产生中心位置偏离的情况。

因此，在第2实施方式的构造中，在形成有多个的下层柱状部LCL1 的一部分中，也可以包括不具有中心位置偏离的图40所示的下层柱状部 LCL1的构造。

即便是具有图39、图40所示的构造的下层柱状部LCL1的构造，也 能够获得与在先前的第1实施方式中获得的效果同等的效果。

“第3实施方式”

图41示出第3实施方式的构造。

相对于在第1实施方式中将下层柱状部LCL1的下端部(第2部分) CLE连接于布线层区域10A的构造，第3实施方式的构造局部不同。另外， 第1实施方式中设置了的绝缘部60的构造局部不同。

除此之外的、下部层叠体100c和上部层叠体100d的构造、上层柱状 部UCL1的构造等，是同等的。

在图41中图中左侧所示的部分表示第3实施方式的下层柱状部LCL1 的下端部CLE，图中右侧所示的部分表示第3实施方式的绝缘部65的下 端部。

在第3实施方式中，布线层区域10A具有从半导体基板10侧起依次 层叠有半导体层10a、源极线10b及半导体层10c的构造这一点，与第1 实施方式的构造是同等的。

在第3实施方式中，下层柱状部LCL1从内部侧起依次具备芯部50、 半导体主体20、隧道绝缘膜31、电荷蓄积膜32及第1块膜34这一点，也 是同等的。

另外，虽然在图41中未示出，但在布线层区域10A之上层叠有下部 层叠体100c和上部层叠体100d且设置有下层柱状部LCL1和上层柱状部 UCL1这一点，也是同等的。

在第3实施方式中，在下层柱状部LCL1的下端部CLE，在面对半导 体层10c的内部侧的部分形成有大径部66。大径部66通过半导体主体20 把形成于芯部50的一部分的径大的部分覆盖而形成。

该大径部66设置于半导体层10c的上部侧，大径部66的Z方向(图 41的上下方向)的厚度比半导体层10c的Z方向的厚度(膜厚)小。在图 41所示的剖面中，大径部66及其上下的芯部50形成为十字型。

在下层柱状部LCL1的下端部CLE，在比大径部66靠下的部分形成 有与大径部66相比外径小的小径部67。小径部67由芯部50和覆盖该芯 部50的半导体主体20构成。

该小径部67将半导体层10c和源极线10b贯通，到达至半导体层10a 的预定的深度。小径部67的外径等于下层柱状部LCL1将下部层叠体100c 的底部贯通的部分的芯部50与半导体主体20合起来的部分的外径。

大径部66的外径，比将位于下部层叠体100c的底部的下层柱状部 LCL1的芯部50与半导体主体20合起来的部分的外径大。

如图41所示，在下层柱状部LCL1的下端部CLE，以位于小径部67 和大径部66的外周的方式形成有半导体主体20。下层柱状部LCL1的下 端部CLE的半导体主体20在大径部66的周围侧由半导体层10c包围。

在比大径部66靠下方的小径部67，在半导体主体20形成连接部20A， 该连接部20A连接于源极线10b。

如图41所示，在比大径部66靠上方侧的芯部50的周围，在半导体层 10c的内部侧，形成有隧道绝缘膜31、电荷蓄积膜32及第1块膜34。在 该部分，形成有与大径部66相比外径更大的环形状的最大径部68。最大 径部68和大径部66是将径(直径)上下不同的环2段重叠而成的形状。 在图41中，最大径部68和大径部66是以伴随有高低差的方式层叠的形状。

在下层柱状部LCL1的下端部CLE，在埋入于半导体层10a的小径部 67的周围，形成有隧道绝缘膜31、电荷蓄积膜32及第1块膜34。

在图41的构成中，在下层柱状部LCL1的下端部CLE形成有大径部 66和小径部67，大径部66和小径部67埋入于布线层区域10A。

以覆盖在大径部66及其下的小径部67的周围形成的半导体主体20的 方式，形成有源极线10b的延出部10d。延出部10d由与构成源极线10b 的材料相同的材料构成，从源极线10b的一部分，以覆盖大径部66及其下 的小径部67的周围的方式延出。

小径部67的下端部以按预定的深度到达半导体层10a的上部侧的方式 延出，以覆盖该延出部分的方式形成有源极线10b的延出部10e。延出部 10e由与构成源极线10b的材料相同的材料构成。延出部10e从源极线10b 的一部分以覆盖小径部67的下端部周围的半导体主体20的方式延出。

存在于从大径部66的周围到小径部67的周围的半导体主体20经由延 出部10d和延出部10e的部分而连接于源极线10b。通过延出部10d和延 出部10e的存在，能够获得在半导体主体20与源极线10b的接触性上有利 的构造。

在图41所示的构造中，在绝缘部65的下端部，在绝缘层72的内部形 成有薄壁部71，在其下方的半导体层10c的内部形成有第1厚壁部73，在 第1厚壁部73的下方形成有第2厚壁部74。

如图41所示，在绝缘部65的下端部，与下部层叠体100c的最下层的 绝缘层72接触的部分的宽度(薄壁部71的Y方向宽度)d

在绝缘部65的下端部，位于半导体层10c的上部侧的部分的宽度(第 2薄壁部73的Y方向宽度)d

因此，厚壁部73的Y方向尺寸(d

层叠体100具有作为面对布线层区域10A的部分的端部100E。绝缘 部65具备位于层叠体100的端部100E的薄壁部71(第3部分：STM)。 可以说明为：绝缘部65具备位于比薄壁部71(第3部分：STM)靠近基 板10的位置的第1厚壁部73(第4部分：STE)。在绝缘部65，第4部分STE(厚壁部73)的Y方向宽度d

另外，以包围第2薄壁部73的周围和厚壁部74的周围的方式，形成 有硅氧化层79。

如图41所示，形成有在Z方向上将绝缘部65贯通的布线层69。该布 线层69的下端部将绝缘部65贯通而到达其下的半导体层10a。布线层69 的上部侧虽然在图41中省略了记载，但将绝缘部65的上部侧贯通而延出 至图3所示的层叠体100的上方。此外，在绝缘部65设置有布线层69的 情况下，能够使布线层69延伸至层叠体100的上部侧，与相邻于位线BL地配置的图示省略的源极布线连接。

在图41所示的构成中，绝缘部65的俯视形状如在后面记载的制造方 法的说明中使用的图64所示，具有在将多个相邻的圆孔型孔连结而成的孔 中填充有绝缘材料的构造。绝缘部65通过将圆孔型的孔在绝缘部65的延 伸方向(X方向)上以预定的间隔相邻地形成多个、利用蚀刻将相邻的多 个孔的边界部分去除而形成。能够向将多个孔连结而成的连结孔的部分填 充绝缘材料，形成绝缘部。

关于绝缘部65的制造方法和俯视形状，在后面详细说明。

<基于第3实施方式的构造的效果>

在第3实施方式的构造中，在布线层区域10A设置有大径部66、最大 径部68。

在第3实施方式的构造中，使得下层柱状部LCL1通过布线层区域10A 的部分的径比下层柱状部LCL1将下部层叠体100c贯通的部分的径大。并 且，如后述的制造方法中所示，在将形成于布线层区域10A的底部存储孔 80作为基础的部分形成了下层柱状部LCL1的下端部，在下部层叠体100c 形成了下层柱状部LCL1的第1部分。在该情况下，关于即便在Y方向上 产生位置偏离也能够将下层柱状部LCL1的第1部分可靠地接合于下层柱 状部LCL1的下端部这一效果，能够与先前的第1、第2实施方式的情况 同样地获得。

另外，如在后面的制造方法中说明那样，在形成底部存储孔80之后形 成下部存储孔25的情况下，在第3实施方式的构造中也能够获得不使下部 存储孔25的内径不必要地变大这样的、在第1、第2实施方式中获得的效 果。

“第4实施方式”

图42示出第4实施方式的构造。相对于在第1实施方式中将下层柱状 部LCL1的下端部连接于布线层区域10A的构造，第4实施方式的构造局 部不同。另外，在第1实施方式中设置的绝缘部60的下端部相对于布线层 区域10A埋入了的部分的构造局部不同。

在图42中图中左侧所示的部分表示第4实施方式的下层柱状部LCL1 的下端部，图中右侧所示的部分表示第4实施方式的绝缘部75的下端部。

在第4实施方式中，布线层区域10A具有从下层侧起依次层叠有半导 体层10a、源极线10b及半导体层10c的构造这一点，与第1实施方式的 构造是同等的。

在第4实施方式中，下层柱状部LCL1从内部侧起依次具备芯部50、 半导体主体20、隧道绝缘膜31、电荷蓄积膜32及块绝缘膜33这一点，也 是同等的。

另外，虽然在图42中未示出，但在布线层区域10A之上层叠有下部 层叠体100c和上部层叠体100d且设置有下层柱状部LCL1和上层柱状部 UCL1这一点，也是同等的。

在第4实施方式中，在下层柱状部LCL1的下端部CLE，从通过半导 体层10c的上部侧的部分到下层柱状部LCL1的下端为止，形成有由芯部 50及其周围的半导体主体20构成的大径部76。该大径部76跨半导体层 10c、源极线10b及半导体层10a地设置。

如图42所示，在下层柱状部LCL1的下端部侧，在大径部76的外周 侧形成有半导体主体20。半导体主体20在大径部76的周围侧与源极线10b 和半导体层10c直接接触。

如图42所示，在比大径部76靠上方侧的芯部50的周围，在半导体层 10c的内部侧，以包围芯部50的周围的方式，形成有隧道绝缘膜31、电荷 蓄积膜32及第1块膜34，在该部分，形成有与大径部76相比外径更大的 环型的最大径部78。

在下层柱状部LCL1的下端部，在埋入于半导体层10a的大径部76 的周围形成有隧道绝缘膜31、电荷蓄积膜32及第1块膜34。

在图42的构成中，在下层柱状部LCL1的下端部形成有大径部76， 大径部76埋入于布线层区域10A。

更详细地说，以覆盖在大径部76的上部周围形成的半导体主体20的 方式，形成有源极线10b的延出部10f。延出部10f由与构成源极线10b的 材料相同的材料构成。延出部10f从源极线10b的一部分，以覆盖在大径 部76的上部周围形成的半导体主体20的方式延出。

大径部76的下端部以按预定的深度到达半导体层10a的上部侧的方式 延出，但以覆盖该延出部分的方式形成有源极线10b的延出部10g。延出 部10g由与构成源极线10b的材料相同的材料构成。延出部10g从源极线 10b的一部分，以覆盖在大径部76的下部周围形成的半导体主体20的方 式延出。

因此，存在于大径部76的周围的半导体主体20也经由延出部10f和 延出部10g的部分而连接于源极线10b。由此，能够获得在半导体主体20 与源极线10b的接触性的方面有利的构造。

在图42的右侧所示的剖面中，绝缘部75的下端部的构造是与图41所 示的绝缘部65的下端部的构造类似的构造。

如图42所示，Y方向宽度尺寸d

如图42所示，形成有薄壁部71，形成有第1厚壁部73，形成有第2 厚壁部74。

因此，绝缘部75的厚壁部73的Y方向宽度尺寸比绝缘部75的薄壁 部71的Y方向宽度尺寸大。

不过，图42所示的绝缘部75具有均匀宽度的槽型的形状。相对于图 41所示的绝缘部65是将多个圆孔型的孔连结而成的构造，绝缘部75是均 匀内宽的槽型的缝隙。绝缘部75的详情在后面使用图83～图103进行说明 的制造方法中示出。

在具备图42所示的构成的下层柱状部LCL1和绝缘部75的第4实施 方式的构造中，也能够获得与先前进行了说明的第3实施方式的构造同等 的作用效果。

<第3实施方式的制造方法>

接着，使用图43～图64对第3实施方式的半导体存储装置的制造方法 进行说明。图43～图64中的、作为剖面示出的图对应于图4的剖面。

在图43中示出在省略了记载的半导体基板10上层叠有半导体层11、 保护层12、牺牲层13、保护层14及半导体层15的状态。半导体层11例 如是掺磷的多晶硅层。保护层12、14例如是硅氧化膜。牺牲层13例如是 非掺杂的多晶硅层。半导体层15例如是非掺杂或掺磷的多晶硅层。

如图43所示，形成多个底部存储孔80和底部缝隙孔81。在本实施方 式中，如图2所示呈交错状形成多个柱状部CL1，所以与要形成柱状部CL1 的位置对应地形成底部存储孔80。另外，底部缝隙孔81在图2所示的绝 缘部60的延伸方向(图44的X方向)上隔开些许的间隙而形成。图44 中，关于底部存储孔80和底部缝隙孔81的形成位置示出俯视图。

底部存储孔80和底部缝隙孔81可以利用反应离子蚀刻等蚀刻方法形 成。底部存储孔80和底部缝隙孔81均以不到达保护层14的方式，以接近 保护层14的深度形成于半导体层15。

如图45所示，以填埋底部存储孔80和底部缝隙孔81并覆盖半导体层 15的上表面的方式使阻挡材料层82成膜。阻挡材料层82可应用碳膜等。 构成阻挡材料层82的材料优选：由相对于之后形成的由绝缘层19与牺牲 层21的层叠体构成的下部层叠体23而言蚀刻选择比高的材料构成。

如图46所示，进行回蚀而将层叠于半导体层15上的阻挡材料层82去 除，仅留下填埋底部存储孔80和底部缝隙孔81的阻挡材料83。由此，设 为利用阻挡材料83填埋了底部存储孔80和底部缝隙孔81的构成。将图 46所示的状态的俯视图示于图47。

如图48所示，将绝缘层19与牺牲层21交替层叠，形成在最上层的牺 牲层21上形成有绝缘层22的下部层叠体23。绝缘层19、22例如是硅氧 化膜，牺牲层21例如是硅氮化膜。

如图49所示，相对于下部层叠体23，以与先前的底部存储孔80的形 成位置对应的方式形成从下部层叠体23的顶部至底部的下部存储孔25。 另外，同时相对于下部层叠体23，以与先前的底部缝隙孔81的形成位置 对应的方式形成从下部层叠体23的顶部至底部的下部缝隙孔85。

下部存储孔25和下部缝隙孔85可以利用反应离子蚀刻等蚀刻方法形 成。

下部存储孔25和下部缝隙孔85具有随着去往它们的下端部侧而内径 渐渐变细的形状。在比下部存储孔25的上端稍低的位置形成扩大内径部 25a。下部存储孔25的下端部25b到达阻挡材料83。下部缝隙孔85具有 随着去往它们的下端部侧而内径渐渐变细的形状。在比下部缝隙孔85的上 端稍低的位置形成扩大内径部85a。下部缝隙孔85的下端部85b到达阻挡 材料83。

有时因形成下部存储孔25和下部缝隙孔85时的对位精度的误差等， 下部存储孔25的中心轴与底部存储孔80的中心在图49的Y方向(左右 方向)上位置偏离。另外，有时下部缝隙孔85的中心与底部缝隙孔81的 中心在图49的Y方向(左右方向)上位置偏离。

即便产生了该位置偏离，由于与下部存储孔25的下端部25b的内径相 比而阻挡材料83的上端部的径稍大，所以下部存储孔25的下端部25b不 会从阻挡材料83的上端部在Y方向上脱离。

另外，由于与下部缝隙孔85的下端部85b的内径相比而阻挡材料83 的上端部的径稍大，所以下部缝隙孔85的下端部85b不会从阻挡材料83 的上端部在Y方向上脱离。

如图50所示，经由下部存储孔25将阻挡材料83利用灰化等方法去除， 利用该灰化，经由下部缝隙孔85将阻挡材料83也去除。利用灰化，将下 部存储孔25与底部存储孔80连通，将下部缝隙孔85与底部缝隙孔81连 通。

在该方法中，能够仅将阻挡材料83去除，不会将下部存储孔25的内 径及下部缝隙孔85的内径不必要地扩大。

如图51所示，将露出到底部存储孔80的内表面和底部缝隙孔81的半 导体层15氧化而形成硅氧化层87。

如图52所示，以填埋底部存储孔80和下部存储孔25的方式，且以填 埋底部缝隙孔81和下部缝隙孔85的方式，形成填充材料88。填充材料88 可应用碳膜等。

如图53所示，在下部层叠体23的上表面以将填埋了下部缝隙孔85的 填充材料88的上表面覆盖的方式形成保护膜89。

如图54所示，将下部存储孔25的填充材料88利用灰化等方法去除， 将下部存储孔25和底部存储孔80开口。

如图55所示，将开口后的底部存储孔80的底进一步利用离子蚀刻切 削。形成将半导体层15的底部、保护层14、牺牲层13及保护层12贯通 并到达半导体层11的预定深度为止的延伸孔90。另外，将形成于下部层 叠体23的上表面的保护膜89去除。

如图56所示，以填埋先前开口的下部存储孔25、底部存储孔80及延 伸孔90的方式形成填充材料91。填充材料91可应用碳膜等。

如图57所示，在下部层叠体23之上形成上部层叠体29。上部层叠体 29的构造与下部层叠体23的构成是同等的，将绝缘层19与牺牲层21交 替层叠，在最上层的牺牲层21上形成绝缘层22。

如图58所示，相对于上部层叠体29，以与先前的下部存储孔25的形 成位置对应的方式形成从上部层叠体29的顶部至底部的上部存储孔92。 另外，与上部存储孔92的形成同时地，以与下部缝隙孔85的形成位置对 应的方式形成上部缝隙孔93。上部存储孔92和上部缝隙孔93可以利用反 应离子蚀刻等蚀刻方法形成。

如图59所示，利用灰化等方法将形成于下部层叠体23的填充材料88、 91去除。由此，上部存储孔92、下部存储孔25、底部存储孔80及延伸孔 90连通。而且，上部缝隙孔93、下部缝隙孔85及底部缝隙孔81连通。图 60中，示出使这些各孔连通了的状态的上部层叠体29的俯视图。

如图61所示，在延伸孔90、底部存储孔80、下部存储孔25及上部存 储孔92，进行成为用于形成柱状部LCL1的基础的成膜。进行第1块膜34、 电荷蓄积膜32、隧道绝缘膜31、半导体主体20及芯部50的成膜，形成成 为上层柱状部UCL1的基础的上层基础柱状部95和成为下层柱状部LCL1 的基础的下层基础柱状部96。将上层基础柱状部95和下层基础柱状部96 的双方合起来称作基础柱状部97。图62中，示出形成了基础柱状部97的 状态的上部层叠体29的俯视图。

如图61的剖面所示，上部缝隙孔93、下部缝隙孔85及底部缝隙孔81 连通而成为了1个孔98。另外，该孔98如图62所示的俯视图所示，在X 方向上排列有多个。

如图63、图64所示，将在X方向上排列有多个的孔98之间的部分利 用蚀刻去除，将在X方向上排列的孔98连结，形成图63、图64所示的连 结孔缝隙99。连结孔缝隙99的内侧壁部分，作为一例如图64所示，形成 为沿着X方向的波形。

图63、图64所示的状态与先前进行说明的图23、图38的状态是同等 的。因而，通过应用与先前进行说明的方法同样的方法，能够实现布线层 区域10A的形成、导电层70的形成、及向连结孔缝隙99填充绝缘层的绝 缘部的形成。

在本实施方式中，关于从图63、图64所示的状态获得图41所示的构 造的情况下的制造方法，基于图65～图82，在以下进行说明。

在图65中，图中左侧所示的部分表示第3实施方式的下层柱状部 LCL1的下端部，图中右侧所示的部分表示第3实施方式的连结孔缝隙99 的下端部。

以下的说明中使用的图65～图82，为了简化说明，作为各图中将下层 柱状部LCL1的下端部和连结孔缝隙99的下端部左右相邻显示的状态的剖 视图而在说明中使用。

图65的左侧所示的下层柱状部LCL1的下端部的剖面构造，与图41 的左侧所示的下层柱状部LCL1的下端部的剖面构造是同等的。

图65的右侧所示的连结孔缝隙99对应于图63、图64所示的状态的 连结孔缝隙99。

在图65所示的构造中，相对于关于图41所示的下部层叠体100c是绝 缘层72与导电层70的层叠构造而言，是绝缘层72与牺牲层86的层叠构 造这一点不同。关于该牺牲层86，在如后面说明那样利用蚀刻去除后，在 牺牲层86存在过的部分形成导电层。绝缘层72与牺牲层86的层叠构造， 是与在先前的例子中进行说明的基于绝缘层19和牺牲层21得到的下部层 叠体23同等的构造。

如图65所示，在连结孔缝隙99的底部形成有底部缝隙孔81，该底部 缝隙孔81的底部到达半导体层15的底部侧。

如图66所示，进行反应离子蚀刻，使底部缝隙孔81的底部到达保护 层14，接下来将连结孔缝隙99的内表面氧化而形成氧化层101，如图67 所示，在氧化层101的内表面形成无定形Si层102。

如图68所示，进行反应离子蚀刻，将连结孔缝隙99的底面(底部缝 隙孔81的底面)下挖至到达牺牲层13而形成延伸部99a。

如图69所示，将连结孔缝隙99的内表面的无定形Si层102氧化而形 成衬层103。

如图70、图71所示，经由连结孔缝隙99使用蚀刻液或者蚀刻气体而 将保护层12、14和牺牲层13去除，在上下的半导体层11、1之间形成空 洞部105。

如图72所示，利用经由连结孔缝隙99的蚀刻，将露出到空洞部105 的下层柱状部LCL1的下端部的隧道绝缘膜31、电荷蓄积膜(电荷蓄积部) 32及块绝缘膜33去除。

此外，利用上述的蚀刻，如图72所示，在下层柱状部LCL1的下端部 侧，将埋入于半导体层11、15的隧道绝缘膜31、电荷蓄积膜32及块绝缘 膜33的一部分也去除。

由此，下层柱状部LCL1的下端部周围的隧道绝缘膜31、电荷蓄积膜 32及第1块膜34也被去除，所以在它们被去除后的区域，在半导体层11 形成凹部106，在半导体层15形成凹部107。

如图73所示，经由连结孔缝隙99以填埋空洞部105的方式形成无定 形硅膜108。

如图74所示，将连结孔缝隙99及其底部的无定形硅膜利用回蚀去除， 如图75所示，将连结孔缝隙99的内表面的氧化层101去除。

如图76所示，在连结孔缝隙99的底部形成氧化层109，如图77所示， 经由连结孔缝隙99将相当于层叠于下部层叠体23和上部层叠体29的牺牲 层21的牺牲层86去除。在图77中，示出仅将下部层叠体23的最下层的 牺牲层86去除了的状态。

如图78所示，经由连结孔缝隙99使钨等的金属层94成膜，如图79 所示，将连结孔缝隙99内的金属层94去除，仅留下与绝缘层72层叠的金 属层94。

通过该处理，能够获得与如图4所示地层叠有绝缘层72和导电层70 的下部层叠体100c及上部层叠体100d类似的层叠构造。

如图80所示，在连结孔缝隙99的内部，例如形成由氧化硅形成的绝 缘层110。该绝缘层110覆盖连结孔缝隙99的相对的内侧壁，以在连结孔 缝隙99的宽度方向中央部留下空洞部111的方式形成。

如图81所示，将空洞部111的底部下挖而形成到达半导体层11的延 伸部112。

如图82所示，以填埋空洞部111和延伸部112的方式形成金属层而形 成布线部113。

该布线部113延伸到填埋了连结孔缝隙99的绝缘层110的上端部为 止。因此，在应用于图3所示的构成的存储单元阵列1的情况下，可以采 用与位线BL相邻地设置源极线并将布线部113连接于该源极线的构成。

<第4实施方式的制造方法>

接着，使用图83～图103对第4实施方式的半导体存储装置的制造方 法进行说明。图83～图103中的、示出剖面的图对应于图4的剖面。

图83中，示出了在图示省略的半导体基板10上层叠有半导体层11、 保护层12、牺牲层13、保护层14及半导体层15的状态。半导体层11例 如是掺磷的多晶硅层。保护层12、14例如是硅氧化膜。牺牲层13例如是 非掺杂的多晶硅层。半导体层15例如是非掺杂或掺磷的多晶硅层。

如图83、图84所示，形成多个底部存储孔120。在本实施方式中，如 图2所示呈交错状形成多个柱状部CL1，所以与形成柱状部CL1的位置对 应地形成底部存储孔120。底部存储孔120可以利用反应离子蚀刻等蚀刻 方法形成。底部存储孔120以将半导体层15、保护层14、牺牲层13及保 护层12贯通而以预定的深度到达半导体层11的深度形成。

在如图83、图84所示地形成的底部存储孔120的一群的左右两侧如 图85、图86所示形成底部缝隙121。在此形成的底部缝隙121是均匀宽度 的缝隙。

在形成底部缝隙121的情况下，优选向底部存储孔120的内部填充填 充材料122，填埋底部存储孔120而进行保护，在此基础上，形成底部缝 隙121。

底部缝隙121都以不到达保护层14的方式，以接近保护层14的深度 形成于半导体层15。

在将填充材料122利用灰化等方法去除之后，如图87、图88所示， 在底部存储孔120形成阻挡材料123，在底部缝隙121形成阻挡材料124。 阻挡材料123、124的形成中，可以在以填埋底部存储孔120和底部缝隙 121并在半导体层15的上表面层叠阻挡材料层的方式成膜后进行回蚀而使 得成为图87所示的状态。

如图89所示，将绝缘层19与牺牲层21交替层叠，形成在最上层的牺 牲层21上形成有绝缘层22的下部层叠体23。绝缘层19、22例如是硅氧 化膜，牺牲层21例如是硅氮化膜。

如图90所示，相对于下部层叠体23，以与先前的底部存储孔120的 形成位置对应的方式形成从下部层叠体23的顶部至底部的下部存储孔 125。另外，同时，以与底部缝隙121的形成位置对应的方式形成从下部层 叠体23的顶部至底部的下部孔126。下部存储孔125和下部孔126可以利 用反应离子蚀刻等蚀刻方法形成。此外，图91是图90的俯视图，但在图 90和图91所示的状态下形成于下部层叠体23的，是图91所示的在X方 向上以预定的间隔相邻形成的下部孔126。

下部存储孔125具有随着去往下端部侧而内径渐渐变细的形状，在比 下部存储孔125的上端稍低的位置形成扩大内径部125a。下部存储孔125 的下端部125b到达底部存储孔120的阻挡材料123。

下部孔126具有随着去往下端部侧而内宽(Y方向宽度)渐渐变细的 形状，在比下部孔126的上端稍低的位置形成扩大内宽部126a。下部孔126 的下端部126b到达底部缝隙121的阻挡材料124。

在此，因形成下部存储孔125时的对位精度的误差等，有时下部存储 孔125的中心轴与底部存储孔120的中心轴在图90的Y方向(左右方向) 上稍微位置偏离。另外，因形成下部存储孔125时的对位精度的误差等， 下部存储孔125的中心125c的位置与底部存储孔120的中心120c的位置 有时在图90的Y方向(左右方向)上稍微位置偏离。

但是，由于使得底部存储孔120的上部的Y方向长度(径)比下部存 储孔125的下端部125b的Y方向长度(内径)大，所以能够吸收上述的 位置偏离。因而，能够使下部存储孔125的下端部125b可靠地到达阻挡材 料123的上表面。

如图92所示，经由下部存储孔125和下部孔126将它们下方的阻挡材 料123利用灰化等方法去除。由此，将下部存储孔125与底部存储孔120 连通，将下部孔126与底部缝隙121连通。在该方法中，能够仅将阻挡材 料123去除，不会将下部存储孔125的内径和下部孔126的内宽不必要地 扩大。

如图93所示，将露出到底部存储孔120的内表面的半导体层11、15 氧化而形成硅氧化层127。同时，将露出到底部缝隙121的内表面的半导 体层15氧化而形成硅氧化层128。

如图94所示，以填埋底部存储孔120和下部存储孔的方式形成填充材 料129。填充材料28可应用碳膜等。同时，以填埋底部缝隙121和下部孔 126的方式形成填充材料130。填充材料130可应用碳膜等。

如图95所示，在下部层叠体23之上形成上部层叠体29。上部层叠体 29的构造与下部层叠体23的构成是同等的，将绝缘层19与牺牲层21交 替层叠，在最上层的牺牲层21上形成绝缘层22。

如图96所示，相对于上部层叠体29，以与先前的下部存储孔125的 形成位置对应的方式形成从上部层叠体29的顶部至底部的上部存储孔 131。同时，相对于上部层叠体29，以与先前的下部孔126的形成位置对 应的方式形成从上部层叠体29的顶部至底部的上部孔132。上部存储孔131 和上部孔132可以利用反应离子蚀刻等蚀刻方法形成。将图96的构造的俯 视图示于图97。

如图98所示，经由上部存储孔131将下部存储孔125的填充材料129 和底部存储孔120的填充材料129利用灰化等方法去除。同时，经由上部 缝隙132将下部孔126的填充材料130和底部缝隙121的填充材料130利 用灰化等方法去除。

由此，将上部存储孔131、下部存储孔125及底部存储孔120连通。 另外，将上部缝隙132、下部孔126及底部缝隙121连通。将图98的构造 的俯视图示于图99。

在利用灰化等方法将碳膜去除的上述的工序中，能够仅将填充材料 129、130去除。因而，不会将上部存储孔131和下部存储孔125的内径不 必要地扩大，能够获得目的的内径的上部存储孔131和下部存储孔125。 另外，不会将上部孔132和下部孔126的内宽不必要地扩大，能够获得目 的的内宽的上部孔132和下部孔126。

如图100所示，在底部存储孔120、下部存储孔125及上部存储孔131 进行成为用于形成柱状部LCL1的基础的成膜。进行第1块膜34、电荷蓄 积膜32、隧道绝缘膜31、半导体主体20及芯部50的成膜，形成成为上层 柱状部UCL1的基础的上层基础柱状部135和成为下层柱状部LCL1的基 础的下层基础柱状部136。将图100的构造的俯视图示于图101。

将形成于底部缝隙121的硅氧化层128去除，将在X方向上排列有多 个的下部孔126之间和在X方向上排列有多个的上部孔132之间的部分利 用蚀刻去除。由此，将在X方向上排列的下部孔126彼此连结，将在X方 向上排列的上部孔132彼此连结，使得成为图103所示的连结孔缝隙133。 通过以上，成为图102、图103所示的构造。

图102、图103所示的构造，与先前图22、图37、图63等所示的构 造等的制造中途的状态是同等的，所以通过实施与在这些图之后进行了说 明的制造方法同等的制造方法，能够获得与图1～图8所示的半导体存储装 置同等的构造。

例如，经由连结孔缝隙133、缝隙121进行使用蚀刻液的蚀刻处理， 将形成于要成为布线层区域A的区域的保护层14、牺牲层13及保护层12 去除，形成空洞部。

从该状态，在连结孔缝隙133、缝隙121的内表面形成衬膜，对在露 出到空洞部的下层基础柱状部38的下端部所形成的大径部进行蚀刻。利用 该蚀刻将大径部的外周侧的第1块膜、电荷蓄积膜及隧道绝缘膜去除。利 用该蚀刻，能够在空洞部形成半导体主体的连接部。

之后，当以填埋空洞部的方式使导电层成膜时，能够形成与图4所示 的源极线10b同等的源极线10b。因而，能够形成具有半导体层10a、源极 线10b及半导体层10c的布线层区域10A。

形成布线层区域10A之后，将衬膜去除，经由连结孔缝隙133、缝隙 121进行蚀刻，将层叠于下部层叠体23和上部层叠体29的牺牲层21去除。 利用经由连结孔缝隙133、缝隙121供给的蚀刻液或蚀刻气体，将牺牲层 21去除，能够在形成过牺牲层21的部分形成空洞。

通过在该空洞形成块绝缘膜和电极，能够实现在图42中示出详细构 造的第4实施方式的构造。

以上，对多个实施方式及变形例进行了说明，但各实施方式不限定于 上述的例子。例如，上述的多个实施方式及变形例也可以互相组合来实现。

以上，对本发明的实施方式进行了说明，但这些实施方式是作为例子 而提示的，并非意图限定发明的范围。这些实施方式能够以其他各种形态 实施，能够在不脱离发明的要旨的范围内进行各种省略、置换、变更。这 些实施方式及其变形例包含于发明的范围、要旨，同样，包含于权利要求 书记载的发明及其均等的范围内。

【附图标记说明】

1…存储单元阵列，2…阶梯部，10…基板，10A…布线层区域，10a… 半导体层，10b…源极线，10c…半导体层，20…半导体主体，20A、20a… 连接部，24…连接部，30…层叠膜，31…隧道绝缘膜，32…电荷蓄积膜(存 储部)，33…块绝缘膜，34…块膜，43…绝缘层，50…芯部，49…大径部， 49c…中心，54…第1部分，54c…中心，60…绝缘部，65…绝缘部，66… 大径部，70…导电层，71…薄壁部，72…绝缘层，73…厚壁部，75…绝缘 部，100…层叠体，100a…第1层叠部，100c…下部层叠体，100d…上部层 叠体，200…串单元，MC…存储单元，CL1…柱状部，LCL1…下层柱状部， UCL1…上层柱状部，BL…位线，MR…位置偏离部，CLE…下端部(第2 部分)，STM…第3部分，STE…第4部分。