集成电路结构及其形成方法

技术领域

本揭露是有关于一种集成电路结构及其形成方法。

背景技术

随着半导体工业为了追求更高的元件密度、更高的性能和更低的成本而向纳米技术制程节点发展，来自制造和设计问题的挑战导致了三维设计的发展，例如多栅极场效晶体管(FET)，包含鳍式FET(Fin FET)和环绕栅极(GAA)FET。在Fin FET中，栅极电极与通道区域的三个侧表面相邻，并且栅极介电质层插入其间。因为栅极结构在三个表面上环绕(包覆)鳍片，所以晶体管实质上具有三个栅极，控制通过鳍或通道区域的电流。不幸的是，通道的第四部分，其底部远离栅极电极，因此没有受到严格的栅极控制。相反，在GAA FET中，通道区域的所有侧面都被栅极电极环绕，这允许在通道区域中执行更充分的耗尽，并且由于更陡的亚阈值电流摆幅(SS)而导致较短的短通道效应和较小的漏极引致能障下降(DIBL)。随着晶体管尺寸的不断缩小，需要进一步改进GAA FET。

发明内容

在本揭露的一些实施方式中，一种集成电路结构包含源极磊晶结构、漏极磊晶结构、第一硅化物区域、第二硅化物区域、源极接触、背侧连通轨、漏极接触以及前侧互连结构。第一硅化物区域位于源极磊晶结构之前侧表面上以及第一侧壁上。第二硅化物区域位于漏极磊晶结构的前侧表面上。源极接触与第一硅化物区域接触并且具有延伸超过源极磊晶结构的背侧表面的突出。背侧连通轨与源极接触的突出接触。漏极接触与第二硅化物区域接触。前侧互连结构位于源极接触的前侧表面上以及漏极接触的前侧表面上。

在本揭露的一些实施方式中，一种集成电路结构包含第一晶体管、第二晶体管、背侧连通轨、源极接触以及漏极接触。第一晶体管包含沿着第一方向排列的第一源极磊晶结构、第一栅极结构以及第一漏极磊晶结构。第二晶体管包含沿着第一方向排列的第二漏极磊晶结构、第二栅极结构以及第二源极磊晶结构。背侧连通轨沿着第一方向延伸并沿着实质上垂直于第一方向的第二方向排列在第一晶体管以及第二晶体管之间。源极接触，从剖面图看是包覆第一源极磊晶结构的前侧表面以及相反两侧壁，源极接触从剖面图看是延伸超过第一源极磊晶结构的背侧表面至背侧连通轨。漏极接触从剖面图看是沿着第二漏极磊晶结构的第一侧壁朝着背侧连通轨延伸，并且在到达背侧连通轨之前终止。

在本揭露的一些实施方式中，一种集成电路结构的形成方法包含：形成多个鳍片于基板上方；形成背侧连通轨于多个鳍片的下部以及裹衬背侧连通轨的衬层之间；磊晶生长源极磊晶结构以及漏极磊晶结构于多个鳍片上；执行硅化制程，以形成第一硅化物区域于源极磊晶结构上并形成第二硅化物区域于漏极磊晶结构上；在执行硅化制程之后，形成与第一硅化物区域以及背侧连通轨接触的源极接触；形成前侧互连结构于源极接触上方；去除基板以及衬层以暴露背侧连通轨的背侧表面；以及形成背侧金属线，于背侧连通轨暴露的背侧表面上横向延伸。

附图说明

当结合附图阅读时，得以自以下详细描述最佳地理解本揭露。需强调的是，根据本领域的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚起见，可任意地增大或减小各种特征的尺寸。

图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A以及图15A是根据本揭露的一些实施方式的制造集成电路结构中的中间阶段的透视图；

图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15C、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B，图29B、图30B、图31B、图32B、图33B、图34B以及图35B是沿着第一切口制造集成电路结构的中间阶段的剖面图，第一切口在相邻晶体管的栅极区域中并且垂直于通道的长度方向；

图15B、图16、图17、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A以及图35A是沿着第二切口制造集成电路结构的中间阶段的剖面图，第二切口沿着通道的长度方向并且垂直于基板的顶面；

图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图34C、图35C是沿着第三切口制造集成电路结构的中间阶段的剖面图，第三切口在相邻晶体管的源极/漏极区域中并且垂直于通道的长度方向；

图35D绘示了根据本揭露的一些实施方式的集成电路结构的示意性平面图；

图36A以及图36B绘示了根据本揭露的一些实施方式的形成集成电路结构的方法。

【符号说明】

35A-35A,35B-35B,35C-35C,X-X,Y1-Y1,Y2-Y2:线

100:集成电路结构

102,T1:沟渠

110:基板

111:基础基板

113:掩埋绝缘体层

115:半导体层

120:磊晶堆叠

122:牺牲层

124:通道层

130:鳍片

140,180:衬层

150:金属层

152:背侧连通轨

160:STI结构

162,210:介电质盖

170:牺牲磊晶结构

190:填充介电质

200:混合鳍片

220:虚设栅极结构

222:虚设栅极介电质层

224:虚设栅极电极层

226:氧化物层

228:氮化物层

230:栅极侧壁间隔物

232:第一间隔物层

234:第二间隔物层

240:内部间隔物

250D:漏极磊晶结构

250Db,250Sb,290b,352b,354b,BS:背侧表面

250Df,250Sf,290f,352f,354f,FS:前侧表面

250S:源极磊晶结构

252:第一磊晶层

254:第二磊晶层

260:介电材料

270,300:CESL

280,310:前侧ILD层

290:栅极结构

292:界面层

294:高k栅极介电质层

296:栅极金属层

320:第一遮罩层

325,P1:图案化遮罩

330:第二遮罩层

340:硅化物区域

340s:侧壁硅化物

340t:顶部硅化物

352:源极接触

352P:突出

354:漏极接触

360:前侧MLI结构

362:前侧金属化层

363,364:前侧IMD层

365:前侧金属线

366:前侧金属连通柱

370:载体基板

380:背侧衬层

390:背侧填充介电质

400,410:背侧金属化层

402,414:背侧金属线

404:背侧IMD层

412:背侧金属连通柱

416:第一背侧IMD层

418:第二背侧IMD层

910:HM层

912:HM氧化物层

914:HM氮化物层

D:漏极区域

D1:第一漏极磊晶结构

D2:第二漏极磊晶结构

EES,FFS:间隔

GT1:栅极沟渠

H1:高度

MG1:第一栅极结构

MG2:第二栅极结构

O1,O2,O3,O4:开口

R1,R2:凹陷

S:源极区域

S1:第一源极磊晶结构

S2:第二源极磊晶结构

S3:最小距离

S4,S5:垂直距离

S101,S102,S103,S104,S105,S106,S107,S108,S109,S110,S111,S112,S113,S114,S115,S116,S117,S118:方框

TR1:第一GAA晶体管

TR2:第二GAA晶体管

W1,W2,W3:宽度

具体实施方式

应当理解，以下揭露内容提供用于实施本揭露的不同特征的许多不同实施方式或实施方式。以下描述部件及排列的特定实施例以简化本揭露。当然，此些仅为实施例，且并不意欲为限制。举例来说，在以下叙述中，形成第一特征在第二特征上方或之上可以包含第一和第二特征直接接触形成的实施方式，并且还可以包含在第一和第二特征之间形成附加特征的实施方式，使得第一和第二特征可以不直接接触。另外，本揭露可以在各个实施例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施方式和/或配置之间的关系。

另外，为了便于描述，可在本文中使用像是“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(另一些)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。元件可以其他方向(旋转90度或以其他方向)，且可同样相应地解释本文中所使用的空间相对描述词。如本文使用的“约”、“大约”、“大概”或“实质上”通常应指给定值或范围的百分之二十以内、百分之十以内或百分之五以内。在此给出的数值是近似的，意味着如果没有明确说明，则可以推断出术语“约”、“大约”、“大概”或“实质上”。

本揭露总体上有关于集成电路结构及其形成方法，并且更具体地有关于制造具有在GAA晶体管的源极区域和/或漏极区域下方的背侧连通轨的GAA晶体管。还应注意，本揭露以多栅极晶体管的形式呈现实施方式。多栅极晶体管包含其栅极结构形成在通道区域的至少两侧上的晶体管。这些多栅极元件可以包含p型金属氧化物半导体元件或n型金属氧化物半导体元件。由于它们的鳍状结构，因此可以给出具体实施例并将其称为FINFET。本文还提出了一种多栅极晶体管的实施方式，该多栅极晶体管被称为环绕栅极(GAA)元件。GAA元件包含其栅极结构或其一部分形成在通道区域的四侧(例如，环绕通道区域的一部分)的任何元件。本文提出的元件还包含具有以纳米片通道，纳米线通道和/或其他合适的通道配置布置的通道区域的实施方式。本文呈现的是可以具有与单个连续的栅极结构相关联的一个或多个通道区域(例如，纳米片)的元件的实施方式。然而，本领域具有通常知识者将认识到，该教导可以应用于单个通道(例如，单个纳米片)或任意数量的通道。具有通常知识者可以认识到可以从本揭露的各方面中受益的半导体元件的其他实施例。

随着鳍式场效应晶体管(FinFET)中鳍片宽度的比例减小，通道宽度的变化可能会导致迁移率损失。目前正在研究GAA晶体管，例如纳米片晶体管，以替代鳍式场效应晶体管。在纳米片晶体管中，晶体管的栅极形成以环绕通道(例如，纳米片通道或纳米线通道)，使得通道被栅极围绕或封装。这种晶体管的优点是改善了栅极对通道的静电控制，这也减轻了泄漏电流。

为了为具有大量GAA晶体管的集成电路(IC)结构创造更多的布线空间，正在研究使用背侧金属连通柱连接到GAA晶体管源极区域中的背侧硅化物区域的背侧电源线，以替代形成在晶体管的源极区域的前侧的前侧电源轨。然而，由于背侧硅化物区域是在低温下形成的，以防止损坏前端制程(FEOL)元件(例如，GAA晶体管)，因此GAA晶体管的源极接触电阻无法令人满意。因此，本揭露提供了电连接至源极磊晶结构中的硅化物区域的背侧连通轨，其中通过使用前侧源极接触在FEOL制程中形成硅化物区域。因为在FEOL制程中可以在比背侧硅化物区域更高的温度下形成前侧硅化物区域，所以可以减小背侧连通轨和前侧硅化物区域之间的接触电阻。

图1A至图35C绘示了根据本揭露的一些实施方式的形成具有多栅极元件的集成电路时的中间阶段的透视图和剖面图。图1A至图34C所示的步骤还示意性地反映了图36A以及图36B的制程流程。如本文中所使用的，术语“多栅极元件”用于描述一种元件(例如，半导体晶体管)，其具有至少一些设置在该元件的至少一个通道的多个侧面上的栅极材料。在一些实施例中，多栅极元件可以被称为GAA元件或纳米片元件，其栅极材料设置在该元件的至少一个通道的至少四个侧面上。通道区域可以被称为“纳米线”，如本文所使用的，其包含各种几何形状(例如，圆柱形、条形)和各种尺寸的通道区域。

图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A以及图15A是根据本揭露的一些实施方式的制造集成电路结构100的中间阶段的透视图。图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15C、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B，图29B、图30B、图31B、图32B、图33B、图34B以及图35B是沿着第一切口(例如，图15A中的切口Y1-Y1)制造集成电路结构100的中间阶段的剖面图，其中第一切口在相邻晶体管的栅极区域中并且垂直于通道的长度方向。图15B、图16、图17、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A、图33A、图34A以及图35A是沿着第二切口(例如，图15A中的切口X-X)制造集成电路结构100的中间阶段的剖面图，其中第二切口沿着通道的长度方向并且垂直于基板的顶面。图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图32C、图33C、图34C、图35C是沿着第三切口(例如，图8A中的切口Y2-Y2)制造集成电路结构100的中间阶段的剖面图，其中第三切口在相邻晶体管的源极/漏极区域中并且垂直于通道的长度方向。

与本文所讨论的其他方法、实施方式以及例示性元件一样，应当理解的是可以通过CMOS技术制程流程来制造集成电路结构100的各个部分，因此，本文仅简要描述一些制程。此外，例示性集成电路结构可以包含各种其他元件和特征，例如其他类型的元件，像是附加晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、保险丝、静态随机存取记忆体(SRAM)和/或其他逻辑电路等，但是为了更好地理解本揭露的概念所以被简化。在一些实施方式中，例示性集成电路结构包含可以互连的多个半导体元件(例如，晶体管)，包含PFET、NFET等。此外，要注意的是，制造集成电路结构100的制程步骤，包含参照图1A至图35C给出的任何描述，都将在下文中执行描述。与本揭露的方法的其余部分和例示性附图一样，仅是例示性的，并且不意欲限制超出权利要求书中具体叙述的范围。

图1A以及图1B绘示了初始结构的透视图和剖视图。初始结构包含基板110。在一些实施方式中，基板110是绝缘体上半导体(SOI)基板，其包含基础基板111、掩埋绝缘体层113以及半导体层115。基础基板111可以包含硅、砷化镓、氮化镓、应变硅、锗化硅、碳化硅、碳化物、金刚石、磊晶层和/或其他材料。掩埋绝缘体层113可以包含氧化硅、氮化硅、氮氧化硅和/或其他介电材料。半导体层115可以包含硅，砷化镓，氮化镓，应变硅，锗化硅，碳化硅，碳化物，金刚石和/或其他材料。可以使用各种SOI技术来形成掩埋绝缘体层113和半导体层115。举例来说，可以通过称为透过注入氧的分离(SIMOX)的制程在半导体晶圆上形成掩埋绝缘体层113。SIMOX技术基于将大剂量的氧离子离子注入到硅晶圆中，从而使峰值浓度位于硅表面下方。注入之后，晶圆经受高温退火以形成连续的化学计量的二氧化硅亚表层。由此形成的掩埋绝缘体层113，也称为掩埋氧化物(BOX)，将半导体层115与基础基板111电分离。

图2A以及图2B绘示了形成在基板110上方的磊晶堆叠120的透视图和剖面图。磊晶堆叠120包含被第二成分的磊晶层(通道层)124插入的第一成分的磊晶层(牺牲层)122。第一成分与第二成分可以不同。在一些实施方式中，磊晶层(牺牲层)122是SiGe，而磊晶层(通道层)124是硅(Si)。然而，其他实施方式也是可能的，包含提供具有不同氧化速率和/或蚀刻选择性的第一成分和第二成分的那些实施方式。在一些实施方式中，磊晶层(牺牲层)122包含SiGe，并且在磊晶层(通道层)124包含Si的情况下，磊晶层(通道层)124的Si氧化速率小于磊晶层(牺牲层)122的SiGe氧化速率。

磊晶层(通道层)124或其部分可以形成多栅极晶体管的纳米片通道。术语纳米片在本文中用于表示具有纳米级或甚至微米级尺寸并且具有细长形状的任何材料部分，而与该部分的横截面形状无关。因此，该术语指的是圆形和实质上圆形横截面的细长材料部分，以及包含例如圆柱形或实质上矩形的横截面的束状或条形材料部分。下面进一步讨论使用磊晶层(通道层)124来定义元件的一个或多个通道。

应当注意的是，如图2A以及图2B所示，四层磊晶层(牺牲层)122和三层磊晶层(通道层)124交替排列，其仅用于说明性目的，并不旨在限制权利要求书中具体记载的内容。可以理解的是，可以在磊晶堆叠120中形成任意数量的磊晶层；层的数目取决于晶体管的通道区域的期望数目。在一些实施方式中，磊晶层(通道层)124的数量在2和10之间。

在一些实施方式中，每个磊晶层(牺牲层)122的厚度在约1纳米(nm)至约10nm的范围内，但是其他范围在本揭露的各种实施方式的范围内。磊晶层(牺牲层)122的厚度可以实质上均匀。在一些实施方式中，每个磊晶层(通道层)124的厚度在约1nm至约10nm的范围内，但是其他范围在本揭露的各种实施方式的范围内。在一些实施方式中，堆叠的磊晶层(通道层)124的厚度实质上均匀。如下面更详细地描述，磊晶层(通道层)124可以用作随后形成的多栅极元件的通道区域，并且基于元件性能的考虑来选择厚度。通道区域中的磊晶层(牺牲层)122可以最终被去除并且用于定义随后形成的多栅极元件的相邻通道区域之间的垂直距离，并且基于元件性能的考虑来选择厚度。因此，磊晶层(牺牲层)122也可以称为牺牲层，并且磊晶层(通道层)124也可以称为通道层。

举例来说，可以通过分子束磊晶(MBE)制程，金属有机化学气相沉积(MOCVD)制程和/或其他合适的磊晶生长制程来执行磊晶堆叠120的各层的磊晶生长。在一些实施方式中，像是磊晶层(通道层)124的磊晶生长层包含与基板110相同的材料。在一些实施方式中，磊晶生长层(牺牲层)122以及(通道层)124包含与基板110不同的材料。在至少一些实施例中，磊晶层(牺牲层)122包含磊晶生长的锗化硅(SiGe)层，并且磊晶层(通道层)124包含磊晶生长的硅(Si)层。可选地，在一些实施方式中，磊晶层(牺牲层)122以及(通道层)124中的任一个可以包含其他材料，例如锗、化合物半导体(像是碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(像是SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP，或其组合)。如同讨论的，可以基于提供不同的氧化和/或蚀刻选择性特性来选择磊晶层(牺牲层)122以及(通道层)124的材料。在一些实施方式中，磊晶层(牺牲层)122以及(通道层)124实质上不含掺杂剂(即，具有约0cm

图3A以及图3B绘示了从基板110的掩埋绝缘体层113延伸的多个半导体鳍片130的形成的透视图和剖面图。在各个实施方式中，每个鳍片130包含一部分半导体层。半导体层从掩埋绝缘体层113以及包含磊晶层(牺牲层)122以及(通道层)124的磊晶堆叠的每个磊晶层的一部分突伸。可以使用包含双图案化或多图案化制程在内的合适的制程来制造鳍片130。通常，双图案化或多图案化制程将光刻和自对准过程相结合，从而允许产生例如间距小于使用单次直接光刻法可获得的间距的图案。例如，在一个实施方式中，在基板上方形成牺牲层并使用光刻制程将其图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。然后去除牺牲层，然后可以通过蚀刻初始的磊晶堆叠120(图2A以及图2B所示)，使用剩余的间隔物或心轴来图案化鳍片130。蚀刻制程可以包含干式蚀刻、湿式蚀刻、反应离子蚀刻(RIE)和/或其他合适的制程。

相邻的鳍片130被鳍片到鳍片的间隔FFS分离。在一些实施方式中，鳍片到鳍片的间隔FFS可以在从约22nm至约46nm的范围内。鳍片到鳍片的间隔FFS过小可能导致后续用于在鳍片到鳍片的间隔中形成背侧连通轨的挑战。过大的鳍片到鳍片的间隔FFS可能导致在集成电路结构100中形成的标准单元的单元高度不令人满意。

在如图2A、图2B以及图3A、图3B所示的实施方式中，在图案化鳍片130之前，在磊晶堆叠120上方形成硬遮罩(HM)层910。在一些实施方式中，HM层包含HM氧化物层912(例如，衬垫氧化物层，其可包含SiO

随后可以使用包含光刻制程以及蚀刻制程在内的合适制程来制造鳍片130。光刻制程可以包含在HM层910上方形成光阻剂层(未绘示)，将光阻剂暴露于图案、执行曝光后烘烤制程以及使光阻剂显影以形成包含光阻剂的图案化遮罩。在一些实施方式中，可以使用电子束(e-beam)光刻制程或使用具有例如EUV区域中的光的极紫外(EUV)光刻制程来对光阻剂执行图案化以形成图案化遮罩元件，举例来说，其波长在约1nm至约100nm的范围内。然后，图案化遮罩可用于保护基板110的区域以及在其上形成的层，同时蚀刻制程在未保护的区域中通过HM层910、通过磊晶堆叠120并进入基板110中形成沟渠102。从而留下多个延伸鳍片130。可以使用干式蚀刻(例如，反应离子蚀刻)、湿式蚀刻和/或它们的组合来蚀刻沟渠102。还可以使用许多方法的其他实施方式在基板上形成鳍片，包含例如定义鳍片区域(例如通过遮罩或隔离区域)并以鳍片130的形式磊晶生长磊晶堆叠120。

图4A以及图4B绘示了衬层140以及金属层150的形成。衬层140保形地沉积在鳍片130和掩埋绝缘体层113上方。衬层140用于将随后形成的纳米片与随后形成的背侧连通轨分离。衬层140可以包含例如低k介电质材料(介电常数低于约7)，像是SiO

在形成衬层140之后，然后将金属层150沉积在衬层140上方。在一些实施方式中，金属层150包含例如钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、镍(Ni)、其他合适的金属或其组合。通过使用适当的沉积技术，像是CVD、PVD、ALC等或其组合来沉积金属层150以在鳍片130之间填充沟渠102。

接下来，将金属层150回蚀刻至鳍片130的顶面下方，以使鳍片130突伸到回蚀的金属层150之上。图5A以及图5B绘示了所得结构。回蚀刻制程可以包含湿式蚀刻、干式蚀刻或其组合。选择回蚀制程以选择性地蚀刻金属层150而实质上不蚀刻衬层140。因此，衬层140可以用作保护性衬层，以保护鳍片130免于受到用于回蚀金属层150的蚀刻剂的侵蚀。在选择性回蚀刻制程是湿式蚀刻的一些实施方式中，用于选择性回蚀刻金属层150的蚀刻剂包含例如臭氧化的DI水(DI-O

图6A以及图6B绘示了背侧连通轨152的透视图和剖面图，该背侧连通轨152通过对图5A以及图5B所示的金属层150执行图案化而形成。在该图案化步骤的一些实施方式中，首先形成图案化遮罩P1以覆盖鳍片130之间的金属层150的一部分，然后通过使用适当的蚀刻制程去除金属层150的暴露部分。在一些实施方式中，图案化遮罩P1可以是通过适当的光刻制程所形成的光阻剂遮罩。举例来说，如图5A以及图5B所示，光刻制程可以包含在结构上旋涂光阻剂层、执行曝光后烘烤制程，并显影光阻剂层以形成图案化遮罩P1。在一些实施方式中，可以使用电子束(e-beam)光刻制程或极紫外(EUV)光刻制程来对光阻剂执行图案化以形成图案化遮罩元件。

一旦形成了图案化遮罩P1，然后执行蚀刻制程以去除金属层150的暴露部分，同时保留在图案化遮罩P1下方的一部分用作沿着X方向延伸平行于鳍片130的背侧连通轨152。背侧连通轨152用于垂直互连随后形成的源极磊晶结构以及背侧电源轨。选择蚀刻制程以选择性地蚀刻金属层150而实质上不蚀刻衬层140。因此，衬层140可以用作保护性内衬，以保护鳍片130免于受到用于蚀刻金属层150的蚀刻剂的影响。在一些实施方式中，图案化金属层150可以使用与图5A以及图5B所讨论的用于回蚀金属层150的蚀刻剂相同的蚀刻剂。在这种情况下，图案化步骤的蚀刻时间/持续时间可以短于回蚀金属层150的先前步骤的蚀刻时间/持续时间。一旦完成图案化制程，就通过以下步骤去除图案化遮罩P1：例如，灰化。

图7A以及图7B绘示了在鳍片130之间的沟渠102中形成浅沟渠隔离(STI)结构160的透视图和剖面图。作为实施例而非限制，首先在基板110上方沉积介电层，用介电材料填充沟渠102。在一些实施方式中，介电层可以包含氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低k介电质，其组合和/或其他合适的材料。在各种实施例中，可以通过CVD制程、亚大气压CVD(SACVD)制程、可流动CVD制程、ALD制程、物理气相沉积(PVD)制程和/或其他合适的制程来沉积介电层。在一些实施方式中，在沉积介电层之后，可以对集成电路结构100执行退火，举例来说，以改善介电层的质量。在一些实施方式中，介电层(以及随后形成的STI结构160)可以包含例如具有一个或多个衬层的多层结构。

在形成隔离(STI)特征的一些实施方式中，在沉积介电层之后，例如通过化学机械抛光(CMP)制程来减薄并平坦化所沉积的介电材料。在一些实施方式中，HM层910用作CMP停止层，使得在CMP制程完成之后，STI结构160的顶面可以与HM层910的顶面实质上共平面。

接下来，在回蚀制程中使衬层140以及STI结构160都凹陷。参照图8A以及图8B中所示的实施方式，使衬层140以及STI结构160凹陷，以提供具有在蚀刻后的衬层140以及STI结构160之上延伸的暴露侧壁的鳍片130。在一些实施方式中，凹陷制程可以包含干式蚀刻制程、湿式蚀刻制程和/或其组合。在衬层140以及STI结构160凹陷期间和之后，HM层910保持覆盖鳍片130的顶面。在一些实施方式中，控制凹陷深度(例如，通过控制蚀刻时间)，从而得到在鳍片130的暴露的上部的目标高度。在所示的实施方式中，目标高度暴露了鳍片130中的磊晶堆叠120的每个磊晶层(牺牲层)122以及(通道层)124，但是不暴露背侧连通轨152。因此，在完成凹陷制程之后，背侧连通轨152保持被STI结构160的一部分覆盖。

图9A以及图9B绘示了在各个鳍片130上方形成牺牲磊晶结构170的透视图和剖面图。在一些实施方式中，牺牲磊晶结构170具有与鳍片130中的磊晶层(牺牲层)122相同的成分，因此与鳍片130中的磊晶层(通道层)124的组成不同。因此，可以在随后的通道释放步骤中一起去除牺牲磊晶结构170以及磊晶层(牺牲层)122。作为实施例而非限制，牺牲磊晶结构170是SiGe。

在一些实施方式中，牺牲磊晶结构170可以是使用一种或多种磊晶或磊晶(epi)制程形成的包覆磊晶结构，使得可以在鳍片130上以结晶状态形成SiGe特征和/或其他合适的特征。磊晶制程包含CVD沉积技术(例如，气相磊晶(VPE)和/或超高真空CVD(UHV-CVD))、分子束磊晶和/或其他合适的制程。磊晶制程可以使用气态和/或液态前驱体，其与鳍片130中的暴露的磊晶层(牺牲层)122、(通道层)124的组成(例如，Si和/或SiGe)相互作用。在一些实施方式中，牺牲磊晶结构170可以是通过磊晶沉积/部分蚀刻制程来生长，其至少重复一次磊晶沉积/部分蚀刻制程。这种重复的沉积/部分蚀刻制程也称为循环沉积蚀刻(CDE)制程。在CDE磊晶制程中，可以添加蚀刻气体以实现所得牺牲磊晶结构170的目标剖面。举例来说，可以控制磊晶条件(例如，通过调节前驱物气体、载气和/或蚀刻气体之间的温度、压力和/或流速比)，使得每个牺牲磊晶结构170都具有实质上垂直的侧壁剖面。以此方式，相邻的牺牲磊晶结构170定义具有实质上均匀的宽度的磊晶到磊晶间隔EES，这将有助于在后续制程中在磊晶到磊晶间隔EES中形成混合鳍片。

图10A以及图10B绘示了在牺牲磊晶结构170上方形成衬层180的透视图和剖面图。衬层180保形地沉积在牺牲磊晶结构170以及STI结构160上方。衬层180可以用于防止随后形成的源极/漏极磊晶结构以及金属栅极结构被氧化。在一些实施方式中，举例来说，衬层180可以包含低k介电质材料(介电常数低于约7)像是SiO

图11A以及图11B绘示了与鳍片130交替排列的混合鳍片200的形成的透视图和剖面图。在形成混合鳍片200的一些实施方式中，首先将填充介电质190(例如，SiO

接下来，将混合鳍片200回蚀刻至牺牲磊晶结构170的顶面之下，以使牺牲磊晶结构170突伸至回蚀的混合鳍片200之上。图12A以及图12B绘示了所得结构。回蚀刻制程可以包含湿式蚀刻、干式蚀刻或其组合。选择回蚀制程中使用的蚀刻剂以选择性地蚀刻混合鳍片200(例如，氮化物和/或氧化物)，而实质上不蚀刻牺牲磊晶结构170(例如，SiGe结构)。在选择性回蚀刻制程是湿式蚀刻的一些实施方式中，用于选择性地回蚀混合鳍片200的蚀刻剂包含例如稀HF。在选择性回蚀刻制程是干式蚀刻的一些实施方式中，用于选择性回蚀混合鳍片200的蚀刻剂包含例如NF

图13A以及图13B绘示了在混合鳍片200上方形成介电质盖210的透视图和剖面图。在形成介电质盖210的步骤的一些实施方式中，首先在混合鳍片200上方沉积一个或多个介电质层、牺牲磊晶结构170以及HM层910，然后在沉积的一个或多个介电层上执行CMP制程，直到暴露出HM层910。在一些实施方式中，介电质盖210包含高k介电质材料(介电常数高于约7)，像是HfO

接下来，通过使用一种或多种蚀刻制程去除HM层910、最顶层的牺牲层122以及牺牲磊晶结构170的上部，从而在相应的介电质盖210之间形成沟渠T1。图14A以及图14B中绘示了所得结构。在一些实施方式中，可以例如通过使用H

在去除牺牲磊晶结构170和最顶层的牺牲层122之后，然后在沟渠Tl中和在介电质盖210上方共形地沉积虚设栅极介电质层222。在一些实施方式中，虚设栅极介电质层222可以包含SiO2、氮化硅、高k介电质材料和/或其他合适的材料。在各种实施例中，可以通过CVD制程、亚大气压CVD(SACVD)制程、可流动CVD制程、ALD制程、PVD制程或其他合适的制程来沉积虚设栅极介电质层222。举例来说，虚设栅极介电质层222可以用于防止通过后续制程(例如，虚设栅极结构的后续形成)对鳍片130的损坏。

图15A至图15C绘示了根据本揭露的一些实施方式的虚设栅极结构220的形成的透视图和两个剖面图。在一些实施方式中，每个虚设栅极结构220均包含虚设栅极电极层224以及硬遮罩，硬遮罩可以包含多层226以及228(例如，氧化物层226以及氮化物层228)。在一些实施方式中，虚设栅极结构220通过各种制程步骤形成，像是层沉积、图案化、蚀刻以及其他合适的制程步骤。例示性层沉积制程包含CVD(包含低压CVD以及电浆增强CVD两者)、PVD、ALD、热氧化、电子束蒸发或其他合适的沉积技术，或其组合。举例来说，在形成栅极结构时，图案化制程包含光刻制程(例如，光刻或电子束光刻)，其可以进一步包含光阻剂涂层(例如，旋涂)、软烘烤、遮罩对准、曝光，后曝光烘烤、光阻剂显影、冲洗、干燥(例如，旋转干燥和/或硬烘烤)，其他合适的光刻技术和/或其组合。在一些实施方式中，蚀刻制程可以包含干式蚀刻(例如，RIE蚀刻)、湿式蚀刻和/或其他蚀刻方法。在一些实施方式中，虚设栅极电极层224可以包含多晶体硅(多晶硅)。在一些实施方式中，硬遮罩包含氧化物层226、像是可以包含SiO

图15A至图15C还绘示了在虚设栅极结构220的侧壁上形成栅极侧壁间隔物230。在栅极侧壁间隔物230的形成的一些实施方式中，首先在基板110上方沉积间隔物材料层。间隔物材料层可以是保形的层，保形的层随后被蚀刻以在虚设栅极结构220的侧壁上形成栅极侧壁间隔物230。在所示的实施方式中，间隔物材料层保形地设置在虚设栅极结构220的顶部和侧壁上。间隔物材料层可以包含介电材料，像是氧化硅、氮化硅、氮氧化硅、SiCN膜、碳氧化硅、SiOCN膜和/或其组合。在一些实施方式中，间隔物材料层(栅极侧壁间隔物)230包含多层，像是第一间隔物层232以及形成在第一间隔物层232上方的第二间隔物层234(图15B所示)。可以通过使用像是CVD制程、亚大气压CVD(SACVD)制程、可流动CVD制程、ALD制程、PVD制程或其他合适的制程在虚设栅极结构220上沉积介电材料来形成半导体层。然后在沉积的间隔物材料层上执行非均向性蚀刻制程以暴露鳍片130的未被虚设栅极结构220覆盖的部分(例如，在鳍片130的源极/漏极区域中表示为“S”和“D”)。可以通过该非均向性蚀刻制程完全去除虚设栅极结构220正上方的间隔物材料层的部分。为了简单起见，可以保留虚设栅极结构220的侧壁上的间隔材料层的部分，从而形成栅极侧壁隔离物，其被表示为栅极侧壁隔离物230。应当注意，尽管在图15B的剖面图中栅极侧壁间隔物230是多层结构，但是为了简化起见，它们在图15A的透视图中被绘示为单层结构。

参照图16，通过例如使用利用虚设栅极结构220和栅极侧壁间隔物230作为蚀刻遮罩的非均向性蚀刻制程蚀刻半导体鳍片130的横向延伸超出栅极侧壁间隔物230(例如，在鳍片130的源极/漏极区域S/D中)的暴露部分，从而在半导体鳍片130中以及对应的虚设栅极结构220之间形成凹陷R1。在非均向性蚀刻之后，由于非均向性蚀刻，牺牲层122以及通道层124的端面实质上与栅极侧壁间隔物230的最外侧壁对准。在一些实施方式中，可以通过利用电浆源和反应气体的干式化学蚀刻来执行非均向性蚀刻。电浆源可以是感应耦合电浆(ICR)源、变压器耦合电浆(TCP)源、电子回旋共振(ECR)源等，并且反应气体可以是例如基于氟的气体(例如，SF

接下来，参考图17，通过使用适当的蚀刻技术使牺牲层122横向或水平凹陷，从而在相应的通道层124之间分别形成垂直的横向凹陷。该步骤可以通过使用选择性蚀刻制程来执行。作为实施例而非限制，牺牲层122是SiGe，通道层124是硅，以允许选择性蚀刻牺牲层122。在一些实施方式中，选择性湿式蚀刻包含蚀刻SiGe的速度比腐蚀Si的速度更快的APM蚀刻(例如，氨水-过氧化氢-水混合物)。在一些实施方式中，选择性蚀刻包含SiGe氧化，然后去除SiGeO

在使牺牲层122横向凹陷之后，形成内部间隔物材料层(内部间隔物)240以填充由于牺牲层122的横向蚀刻而留下的凹陷R2。内部间隔物材料层(内部间隔物)240可以是低k介电质像是SiO

图18A至图18C绘示了在鳍片130的凹陷R1中形成源极/漏极磊晶结构250S/250D的剖面图。更详细地，在鳍片130的凹陷的源极区域S中形成了源极磊晶结构250S，漏极磊晶结构250D形成在鳍片130的漏极区域D上。可以通过执行在鳍片130上提供磊晶材料的磊晶生长制程来形成源极/漏极磊晶结构250S/250D。虚设栅极结构220以及栅极侧壁间隔物230将源极/漏极磊晶结构250S/250D限制到源极/漏极区域S/D。合适的磊晶制程包含CVD沉积技术(例如气相磊晶(VPE)和/或超高真空CVD(UHV-CVD))、分子束磊晶和/或其他合适的制程。磊晶生长制程可以使用气态和/或液态前驱体，其与鳍片130以及通道层124的半导体材料的成分相互作用。

在一些实施方式中，源极/漏极磊晶结构250S/250D可以包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。源极/漏极磊晶结构250S/250D可以在磊晶制程期间通过引入如下掺杂物质来原位掺杂包含：p型掺杂物，例如硼；n型掺杂剂，例如磷或砷；和/或其他合适的掺杂剂，包含其组合。如果源极/漏极磊晶结构250S/250D未被原位掺杂，则执行注入制程(即，结注入制程)以掺杂源极/漏极磊晶结构250S/250D。在一些例示性实施方式中，NFET元件中的源极/漏极磊晶结构250S/250D包含SiP，而PFET元件中的源极/漏极磊晶结构包含GeSnB和/或SiGeSnB。

在一些实施方式中，源极/漏极磊晶结构250S/250D各自包含第一磊晶层252和在第一磊晶层252上方的第二磊晶层254。第一磊晶层252以及第二磊晶层254至少在锗原子百分比(Ge％)或磷浓度(P％)可以不同。在一些实施方式中，第一磊晶层252不仅可以从鳍片130的顶面生长，而且可以从通道层124的端面生长。

在源极/漏极磊晶结构250S/250D包含用于形成PFET的GeSnB和/或SiGeSnB的一些实施方式中，第一磊晶层252以及第二磊晶层254至少在锗原子百分比(Ge％)上不同。在某些实施方式中，第一SiGe层(第一磊晶层)252具有比第二SiGe层194低的锗原子百分比。第一SiGe层192中的低锗原子百分比可以帮助减少鳍片130中的未掺杂Si的萧特基能障。第二SiGe层194中的锗原子百分比可以帮助减小源极/漏极接触电阻。作为实施例而非限制，第一SiGe层(第一磊晶层)252中的锗原子百分比在约10％至约20％的范围内，并且第二SiGe层(第二磊晶层)254中的锗原子百分比在约20％至约60％的范围内，但其他范围在本揭露的各种实施方式的范围内。在一些实施方式中，第二SiGe层(第二磊晶层)254可以具有梯度锗原子百分比。例如，第二SiGe层(第二磊晶层)254中的锗原子百分比随着与第一SiGe层(第一磊晶层)252的距离增加而增加。

在源极/漏极磊晶结构250S/250D包含用于形成NFET的SiP的一些实施方式中，第一SiP层(第一磊晶层)252以及第二SiP层(第二磊晶层)254至少在磷浓度(P％)上不同。在某些实施方式中，第一SiP层(第一磊晶层)252具有比第二SiP层(第二磊晶层)254低的磷浓度。第一SiP层(第一磊晶层)252中的低磷浓度可以帮助减小鳍片130中的未掺杂Si的萧特基能障。在第二SiP层(第二磊晶层)254中的NMOS可以帮助减小源极/漏极接触电阻。作为实施例而非限制，第一SiP层(第一磊晶层)252中的磷浓度在约5×10

如图18C的剖面图所示，控制磊晶条件使得源极/漏极磊晶结构250S/250D具有条形剖面。由于条形剖面，源极/漏极磊晶结构250S/250D与混合鳍片200间隔开。通过这种方式，随后形成的源极/漏极接触不仅可以在源极/漏极磊晶的顶面上形成，并且源极/漏极磊晶结构250S/250D的侧壁也是如此，导致接触表面增大，从而减小了接触电阻。此外，随后形成的源极接触可以进一步沿着源极磊晶结构250S的侧壁在源极磊晶结构250S的底面下方沿着背侧连通轨152延伸到背侧。

在一些实施方式中，条形源极/漏极磊晶结构250S/250D(例如，条形硼掺杂的SiGe)可以在约400℃至约700℃的温度范围下，使用SiH

在一些实施方式中，每个条形源极/漏极磊晶结构250S/250D在其最底部位置均具有底部宽度W2，并且条形源极/漏极磊晶结构250S/250D的底部宽度W2在约6nm至约40nm的范围内。条状源极/漏极磊晶结构250S/250D的底部宽度W2与通道层124的宽度实质上相同。如果通道层124的宽度不在大约6nm至40nm的范围内，GAA晶体管的有效电流可能不令人满意。在一些实施方式中，每个条形源极/漏极磊晶结构250S/250D皆具有在约2nm至约20nm的范围内的横向生长宽度W3。如果横向生长宽度W3过大，则源极/漏极磊晶结构250S/250D可能接触混合鳍片200，从而导致在后续制程中，在从源极磊晶结构250S上方到位于其下方的背侧连通轨152形成源极接触的挑战日益增加。如图18C所示，源极/漏极磊晶结构250S/250D具有凸侧壁和凸顶面。然而，所示的源极/漏极磊晶结构250S/250D的剖面仅是实施例，并不意欲限制。在一些其他实施方式中，只要源极/漏极磊晶结构250S/250D与混合鳍片200间隔开，源极/漏极磊晶结构250S/250D就具有其他剖面。

图19A至图19C依序绘示了在基板110上方形成的介电材料260、接触蚀刻停止层(CESL)270以及前侧层间介电质(ILD)层280的剖面图。在一些实施方式中，首先在基板110上沉积介电材料260(如图19C所示)，用介电材料260填充源极/漏极磊晶结构250以及混合鳍片200之间的空间。在一些实施方式中，举例来说，介电材料260可以包含低k介电质材料(介电常数低于约7)，例如SiO

在回蚀刻介电材料260之后，将CESL 270沉积在基板110上方。在一些实施例中，CESL 270包含氮化硅层、氧化硅层、氮氧化硅层和/或其他合适的具有与前侧ILD层280不同的蚀刻选择性的材料。可以通过电浆增强化学气相沉积(PECVD)制程和/或其他合适的沉积或氧化制程来形成CESL 270。然后，将ILD层280沉积在CESL 270上方。在此上下文中，将ILD层280称为“前侧”ILD层，因为它形成在多栅极晶体管的前侧(即，从源极/漏极区域250S/250D突伸的栅极的多栅极晶体管的一侧)。在一些实施方式中，前侧ILD层280包含像是正硅酸四乙酯(TEOS)的氧化物、未掺杂硅酸盐玻璃或像是硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)的掺杂硅氧化物的材料、硼掺杂的硅玻璃(BSG)和/或蚀刻选择性与CESL 270不同的其他合适的介电材料。可以通过PECVD制程或其他合适的沉积技术来沉积前侧ILD层280。在一些实施方式中，在形成前侧ILD层280之后，可以对集成电路结构100执行高热积存制程以对前侧ILD层280执行退火。

在沉积前侧ILD层280之后，可以执行平坦化制程以去除前侧ILD层280的过多材料。举例来说，平坦化制程包含化学机械平坦化(CMP)制程，该化学机械平坦化(CMP)制程去除部分覆盖虚设栅极结构220的前侧ILD层280和CESL 270中的一部分被平坦化，并平坦化集成电路结构100的顶面。在一些实施方式中，CMP制程还去除了虚设栅极结构220(如图18A以及图18B所示)中的硬遮罩层(氧化物层)226、(氮化物层)228，并暴露虚设栅极电极层224。此外，如图18B以及图19B所示，执行CMP制程直到暴露出介电质盖210的顶面，从而将单个连续的虚设栅极结构220分成由介电质盖210分离的多个虚设栅极结构220。因此，额外的栅极剪切制程可以跳过。

接下来，去除虚设栅极结构220，随后去除牺牲层122。图20A至图20C绘示了所得结构。在所示的实施方式中，通过使用选择性蚀刻制程(例如，选择性干式蚀刻、选择性湿式蚀刻或其组合)去除虚设栅极结构220，该选择性蚀刻制程以比蚀刻其他材料(例如，栅极侧壁间隔物230，CESL 270和/或前侧ILD层280)更快的蚀刻速率蚀刻虚设栅极结构220中的材料，从而在相应的栅极侧壁间隔物230之间形成栅极沟渠GT1，牺牲层122以及牺牲磊晶结构170暴露在栅极沟渠GT1中。随后，通过使用另一种选择性蚀刻制程来蚀刻栅极沟渠GT1中的牺牲层122以及牺牲磊晶结构170，该另一蚀刻制程以比蚀刻通道层124更快的蚀刻速率蚀刻牺牲层122以及牺牲磊晶结构170，因此在相邻的通道层124之间具有开口O1。以此方式，通道层124变为悬浮在基板110上方并且在源极/漏极磊晶结构250S/250D之间的纳米片。此步骤也称为通道释放制程。在此中间制程步骤中，纳米片(通道层)124之间的开口O1可以充满周围环境条件(例如，空气、氮气等)。在一些实施方式中，取决于几何形状，纳米片(通道层)124可以可交替地称为纳米线、纳米平板以及纳米环。举例来说，在一些其他实施方式中，由于用于完全去除牺牲层122的选择性蚀刻制程，通道层124可以被修整为实质上为圆的形状(即，圆柱形)。在那种情况下，所得通道层124可以称为纳米线。

在一些实施方式中，通过使用选择性湿式蚀刻制程来去除牺牲层122以及牺牲磊晶结构170。在一些实施方式中，牺牲层122以及牺牲磊晶结构170是SiGe，通道层124是硅，以允许选择性地去除牺牲层122以及牺牲磊晶结构170。在一些实施方式中，选择性湿式蚀刻包含APM蚀刻(例如，氨水-过氧化氢-水的混合物)。在一些实施方式中，选择性去除包含SiGe氧化，随后去除SiGeO

图21A至图21C绘示了形成替换栅极结构290的剖面图。替换栅极结构290分别形成在栅极沟渠GT1中以环绕悬浮在栅极沟渠GT1中的每个纳米片(通道层)124。栅极结构290可以是GAA FET的最终栅极。最终栅极结构可以是高k/金属栅极堆叠，但是其他组成也是可能的。在一些实施方式中，每个栅极结构290形成与由多个纳米片(通道层)124提供的多通道相关联的栅极。例如，高k/金属栅极结构290形成在开口O1内(如图20A以及图20B所示)。在各种实施方式中，高k/金属栅极结构290包含形成在纳米片(通道层)124周围的界面层292、在界面层292周围形成的高k栅极介电质层294，以及形成在高k栅极介电质层294周围并填充剩余的栅极沟渠GT1的栅极金属层296。高k/金属栅极结构290的形成可以包含一种或多种沉积制程以形成各种栅极材料，随后执行CMP制程以去除过多的栅极材料，从而导致的高k/金属栅极结构290具有与前侧ILD层280的顶面齐平的顶面。如图21B的剖面图所示，高k/金属栅极结构290环绕每个纳米片(通道层)124，因此被称为GAA FET的栅极。

在一些实施方式中，界面层292是通过使用例如热氧化、化学氧化、湿式氧化等在栅极沟渠GT1中的半导体材料的暴露表面上形成的氧化硅。因此，暴露在栅极沟渠GT1中的纳米片(通道层)124以及半导体层115的表面部分被氧化成氧化硅以形成界面层292。

在一些实施方式中，高k栅极介电质层294包含介电材料，像是氧化铪(HfO

在一些实施方式中，栅极金属层296包含一个或多个金属层。举例来说，栅极金属层296可以包含彼此堆叠的一个或多个功函数金属层以及填充剩余的栅极沟渠GT1的填充金属。栅极金属层296中的一个或多个功函数金属层为高k/金属栅极结构290提供合适的功函数。对于n型GAA FET，栅极金属层296可以包含一个或多个n-型型功函数金属(N-金属)层。n型功函数金属可例示性地包含但不限于铝化钛(TiAl)、氮化钛铝(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物和/或其他合适的材料。另一方面，对于p型GAAFET，栅极金属层296可以包含一个或多个p型功函数金属(P-金属)层。p型功函数金属可例示性地包含但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物和/或其他合适的材料。在一些实施方式中，栅极金属层296中的填充金属可例示性地包含但不限于钨、铝、铜、镍、钴、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其他合适的材料。

图22A至图22C绘示了另一CESL 300，在CESL 300上方的另一前侧ILD层310以及穿过前侧ILD层310、CESL 300、前侧ILD层280以及CESL 270延伸到源极/漏极磊晶结构250S/250D的源极/漏极接触开口O2/O3的形成的剖面图。通过使用如先前所讨论的与CESL 270类似的沉积技术，CESL 300可以由与CESL 270类似的材料形成，因此为了简洁起见不再描述。前侧ILD层310可以通过使用与前侧ILD层280类似的沉积技术由与前侧ILD层280类似的材料形成，因此，为了简洁起见不再赘述。

使用一种或多种蚀刻制程来形成源极/漏极接触开口O2/O3，以蚀刻穿过前侧ILD层280、310以及蚀刻停止层300和270。在所示的实施方式中，所使用的蚀刻制程为了形成源极/漏极接触开口O2/O3，进一步蚀刻在介电材料260上方突伸的源极/漏极磊晶结构250S/250D的突出部分。在一些实施方式中，蚀刻制程选择性地蚀刻源极/漏极磊晶结构250S/250D以比其蚀刻介电材料260快的速率执行蚀刻，而实质上不蚀刻介电材料260。因此，介电材料260保护源极/漏极磊晶结构250S/250D的下部免于受到蚀刻过程的影响。

图23A至图23C绘示了在前侧ILD层310上方形成图案化遮罩325的剖面图。图案化遮罩325暂时填充漏极接触开口O3并因此覆盖漏极磊晶结构250D。另一方面，图案化遮罩325不填充源极接触开口O2，因此在介电材料260的一部分经由背侧连通轨152直接暴露在背侧以上。在所示的实施方式中，图案化遮罩325也暴露出源极磊晶结构250S的一部分。在一些实施方式中，图案化遮罩325包含在第一遮罩层上方的第一遮罩层320以及第二遮罩层330。第一遮罩层320，举例来说，是通过合适的沉积制程然后执行合适的图案化制程形成的氮化物遮罩。第二遮罩层330，举例来说，是通过适当的光刻制程形成的光阻剂遮罩。作为实施例而非限制，形成图案化遮罩325的步骤包含在结构上毯覆沉积氮化物层，如图22A至图22C所示，在氮化物层上方旋涂光阻剂层、执行曝光后烘烤制程、以及显影光阻剂层以形成光阻剂遮罩(第二遮罩层)330。在一些实施方式中，可以使用电子束(e-beam)光刻制程或极紫外(EUV)光刻制程对光阻剂执行图案化以形成图案化遮罩元件。在形成光阻剂遮罩(第二遮罩层)330之后，通过将光阻剂遮罩(第二遮罩层)330用作蚀刻遮罩来对氮化物层(第一遮罩层)320执行图案化，从而得到氮化物遮罩(第一遮罩层)320。

如图23A至图23C所示，在形成图案化遮罩325之后，通过使用图案化遮罩325作为蚀刻遮罩的蚀刻制程去除暴露的介电材料260。选择蚀刻制程以选择性地蚀刻介电材料260，而实质上不蚀刻源极磊晶结构250S。因此，通过选择蚀刻制程，源极磊晶结构250S实质上保持不变。选择性蚀刻制程导致STI结构160的在背侧连通轨152顶部上的部分(介电质盖)162在源极接触开口O2的底部暴露。STI部分(介电质盖)162可交替地称为用于保护背侧连通轨152的介电质盖162。然后，蚀刻STI结构160的暴露部分，直到暴露背侧连通轨152。图24A至图24C中绘示了所得结构。在STI结构160是氧化物的一些实施方式中，此步骤也称为氧化物穿透步骤。在氧化物穿透步骤完成之后，从源极/漏极接触开口O2/O3去除图案化遮罩325。图25A至图25C中绘示了所得结构。在第二遮罩层330是光阻剂的一些实施方式中，举例来说可以通过灰化将其去除。在第一遮罩层320是氮化物的一些实施方式中，举例来说，可以通过使用H

然后参考图26A至图26C的剖视图。通过使用选择性蚀刻制程来蚀刻被源极/漏极接触开口O2/O3暴露的介电材料260，而该蚀刻制程蚀刻介电材料260而实质上不蚀刻源极/漏极排放接触孔O2/O3中的其他材料(例如，源极/漏极磊晶结构250S/250D)。接下来，通过使用硅化制程在源极/漏极磊晶结构250S/250D的暴露表面上形成金属硅化物区域340。可以通过在暴露的源极/漏极磊晶结构250S/250D上方毯覆沉积金属层形成硅化，对金属层执行退火以使得金属层与源极/漏极磊晶结构250S/250D中的硅(和锗，如果存在的话)反应来形成形成金属硅化物区域340，然后去除未反应的金属层。在一些实施方式中，硅化在高于约400℃或甚至高于600℃的温度下执行，这可以帮助减小硅化物区域340与随后形成的源极/漏极接触之间的接触电阻。在一些实施方式中，硅化制程中使用的金属层包含镍、钴、钛、钽、铂、钨、其他惰性金属、其他难熔金属、稀土金属或其合金，并且该金属层的厚度在一个范围内，例如，从约1nm到约10nm。

在一些实施方式中，如图26C所示，顶部硅化物340t比每个硅化物区域340中的侧壁硅化物340s厚。这是因为在硅化制程中，在金属沉积中沉积的金属层可能在源极/漏极磊晶结构250S/250D的顶面上方比在源极/漏极磊晶结构250S/250D的侧壁上方更厚。因此，在硅化制程中的退火完成之后，顶部硅化物340t比侧壁硅化物340s更厚。然而，在一些其他实施方式中，顶部硅化物340t也可以具有与侧壁硅化物340s相同的厚度。在一些实施方式中，硅化物区域340的厚度在例如约1.5nm至约8.0nm的范围内。在一些实施方式中，顶部硅化物340t与侧壁硅化物340s的厚度比在约1：1至约5：1的范围内。

在图26C所示的实施方式中，侧壁硅化物340s与相邻的混合鳍片200隔开最小距离S3，该最小距离S3在例如约4nm至约20nm的范围内。过小的最小距离S3可能导致对在源极接触开口O2中形成源极接触的后续沉积制程的挑战增加。举例来说，如果侧壁硅化物340s以及混合鳍片200之间的最小距离S3过小，则随后形成的源极接触可以在侧壁硅化物340s和混合鳍片200之间具有未填充的空隙。另一方面，极大的最小距离S3可能导致形成在集成电路结构100中的标准单元的单元高度不令人满意。此外，从顶部硅化物340t的顶面测量到背侧连通轨152的顶面的垂直距离S4在一个范围内，例如，从约32nm至约80nm。太大的垂直距离S4可能导致对在源极接触开口O2中形成源极接触的后续沉积制程的挑战增加。举例来说，如果顶部硅化物340t以及背侧连通轨152之间的垂直距离S4过大，则随后形成的源极接触可以在侧壁硅化物340s以及混合鳍片200之间具有未填充的空隙。另一方面，过小的在顶部硅化物340t与背侧连通轨152之间的垂直距离S4可导致硅化物区域340与随后形成的源极接触之间的接触面积减小，从而导致接触电阻增大。

在如图26C所示的一些实施方式中，硅化物区域340环绕源极磊晶结构250S的顶面以及相反两侧壁。另一方面，硅化物区域340位于漏极磊晶结构250D的顶面上以及第一侧壁上，并且一部分介电材料260保留在漏极磊晶结构250D的第二侧壁上，因此硅化物区域340不存在于漏极磊晶结构250D的第二侧壁。

图27A至图27C绘示了在源极磊晶结构250S上方形成源极接触352以及在漏极磊晶结构250D上方形成漏极接触354的剖面图。在一些实施方式中，源极/漏极接触形成步骤通过使用合适的沉积技术(例如，CVD，PVD，ALD等或其组合)沉积一种或多种金属材料(例如，W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni等或其组合)以填充源极/漏极接触开口O2/O3(如图26A至图26C所示)，随后执行CMP制程以去除源极/漏极接触开口外部的过量金属材料，同时在源极/漏极接触开口O2/O3中保留金属材料以用作源极/漏极接触352以及354。在一些实施方式中，源极/漏极接触352以及354各自的高度在约1nm至约50nm的范围内，但其他范围在本揭露的各种实施方式的范围内。

如图27C所示，源极接触352环绕硅化物区域340的三个侧面，并进一步延伸穿过介电质盖162到达背侧连通轨152。通过这种方式，背侧连通轨152电耦合到源极磊晶结构250S。另一方面，漏极接触354通过介电质盖162与背侧连通轨152间隔开，因此背侧连通轨152与漏极磊晶结构250D电绝缘。

图28A至图28C绘示了在基板110上方形成前侧多层互连(MLI)结构360。前侧MLI结构360可以包含多个前侧金属化层362。前侧金属化层362的数量可以根据集成电路结构100的设计规范而改变。为了简单描述起见，在图28A至图28C中仅绘示了两个前侧金属化层362。每个前侧金属化层362均包含第一前侧金属间介电质(IMD)层363以及第二前侧IMD层364。第二前侧IMD层364形成在相应的第一前侧IMD层363上方。前侧金属化层362包含一个或多个水平互连，像是分别在第二前侧IMD层364中以及垂直互连件水平延伸或横向延伸的前侧金属线365，像是分别在第一前侧IMD层363中垂直延伸的前侧金属连通柱366。

在一些实施方式中，在最底部的前侧金属化层362中的前侧金属连通柱366与漏极接触354接触，以形成与漏极磊晶结构250D的电连接。在一些实施方式中，最底部的前侧金属化层362中没有金属连通柱与源极接触352接触。相反的，源极磊晶结构250S与背侧连通轨152电连接。

可以使用例如单金属镶嵌制程、双金属镶嵌制程等或其组合来形成前侧金属线365以及前侧金属连通柱366。在一些实施方式中，前侧IMD层363-364可以包含低k介电质材料，该低k介电质材料具有设置在这样的导电特征之间的例如小于约4.0或者甚至小于约2.0的k值。在一些实施方式中，通过任何合适的方法，例如旋涂、化学气相沉积(CVD)、电浆增强CVD(PECVD)等或类似的方法，前侧IMD层363-364可以由例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、氧化硅，氮氧化硅等其组合，或类似材料制成。前侧金属线365以及前侧金属连通柱366可以包含像是W、Ru、Co、Cu、Ti、TiN、Ta、TaN、Mo、Ni、其组合等的金属材料。每个前侧金属线365以及前侧金属连通柱366各自具有在约1nm至约50nm的范围内的厚度，但是其他范围在本揭露的各种实施方式的范围内。在一些实施方式中，前侧金属线365以及前侧金属连通柱366可以进一步包含一个或多个阻障/粘着层(未绘示)，以保护各个前侧IMD层363-364免于受到金属扩散(例如，铜扩散)和金属中毒的影响。一个或多个阻障/粘着层可包含钛、氮化钛、钽、氮化钽等，并且可使用物理气相沉积(PVD)、CVD、ALD等形成。

参考图29A至图29C，根据本揭露的一些实施方式，将载体基板370结合到前侧MLI结构360。载体基板370可以是掺杂的或未掺杂的硅，或者可以包含像是锗的其他半导体材料，像是锗、化合物半导体、或其组合。在一些实施方式中，载体基板370可以在集成电路结构100的背侧上的后续制程期间提供结构支撑，并且可以保留在最终产品中。在一些其他实施方式中，可以在集成电路结构100的背侧上的后续制程完成之后去除载体基板370。在一些实施方式中，举例来说，载体基板370通过熔融结合而结合到前侧MLI结构360的最顶部介电质层。如图30A至图30C所示，一旦载体基板370被结合到前侧MLI结构360，集成电路结构100上下颠倒，使得基础基板111的背侧表面面向上。

接下来，如图31A至图31C所示，减薄基础基板111以及掩埋绝缘体层113以暴露半导体层115。在一些实施方式中，减薄步骤通过CMP制程、研磨制程等来完成。在减薄步骤完成之后，半导体层115保持覆盖源极/漏极磊晶结构250S/250D的背侧。

接下来，如图32A至图32C所示，去除半导体层115。在半导体层是Si的一些实施方式中，通过使用选择性蚀刻制程来去除半导体层115，该选择性蚀刻制程以更比蚀刻源极/漏极磊晶结构250S/250D(例如，掺杂硼的SiGe磊晶结构)更快的蚀刻速率来蚀刻Si。在一些实施方式中，用于选择性地去除半导体层115的选择性蚀刻制程可以是使用湿式蚀刻溶液的湿式蚀刻制程，其中湿式蚀刻溶液可以像是氢氧化四甲基铵(TMAH)、氢氧化钾(KOH)、NH

图33A至图33C绘示了在开口O4中形成背侧衬层380以及背侧填充介电质390的剖面图。首先将背侧衬层380共形沉积在源极/漏极磊晶结构250S/250D的背侧和高k/金属栅极结构290的背侧上，从而衬在STI结构160中的开口O4。在一些实施方式中，举例来说，背侧衬层380可包含低k介电质材料(介电常数低于约7)，像是SiO

图34A至图34C绘示了在背侧连通轨152上方形成最底部的背侧金属化层400(也称为背侧M0层)的剖面图。最底部的背侧金属化层400包含在背侧填充介电质390上方的背侧IMD层404以及一个或多个水平互连件，像是分别在背侧IMD层404中水平延伸或横向延伸的背侧金属线402。最底部背侧金属化层400中的背侧金属线402用作电源线，该电源轨延伸跨越背侧连通轨152并与背侧连通轨152接触，从而与一个或多个源极磊晶结构250S电连接。因为电源轨(背侧金属线)402形成在背侧金属化层400中，所以可以为集成电路结构100提供更多的布线空间。在一些实施方式中，背侧电源轨(背侧金属线)402以垂直距离S5与源极/漏极磊晶结构250S/250D的背侧分离。垂直距离S5在例如约24nm至约80nm的范围内。过大或过小的垂直距离S5可能会降低依时性介电质崩溃(TDDB)。

通过任何合适的方法形成，例如旋涂、化学气相沉积(CVD)、电浆增强CVD(PECVD)等，背侧IMD层404由低k介电质材料形成，例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiO

图35A至图35C绘示了在最底部的背侧金属化层400上方形成多个上背侧金属化层410的剖面图。最底部的背侧金属化层400和上背侧金属化层410可以结合称为背侧MLI结构。上背侧金属化层410的数量可以根据集成电路结构100的设计规范而变化。为了简洁起见，在图35A至图35C中仅绘示了两个背侧金属化层410(也称为背侧M1层和背侧M2层)。

上背侧金属化层410(例如，背侧M1层以及M2层)各自包含第一背侧IMD层416以及第二背侧IMD层418。第二背侧IMD层418形成在相应的第一背侧IMD层416上方。上背侧金属化层410包含一个或多个水平互连件，像是分别在第二背侧IMD层418中以及垂直互连水平延伸或横向延伸的背侧金属线414，例如分别在第一背侧IMD层416中垂直延伸的背侧金属连通柱412。在一些实施方式中，由于在IC结构100已经上下颠倒之后蚀刻第一背侧IMD层416中的连通柱开口的性质，背侧金属连通柱412具有渐缩的剖面，其宽度随着与背侧连通轨152的距离的缩短而减小。

如图35A至图35C所示，集成电路结构100具有前侧表面FS以及位于前侧表面FS相反侧的背侧表面BS。在所示的实施方式中，前侧表面FS是载体基板370的底面，而背侧表面BS是最顶部的背侧金属化层410的顶面。集成电路结构100内的元件具有面向前侧表面FS的前侧表面以及面向背侧表面BS的背侧表面。例如，源极磊晶结构250S具有面向前侧表面FS的前侧表面250Sf以及面向背侧表面BS的背侧表面250Sb，漏极磊晶结构250D具有面向前侧表面FS的前侧表面250Df以及面向背侧表面BS的背侧表面250Db，源极接触352具有面向前侧表面FS的前侧表面352f以及面向背侧表面BS的背侧表面352b，漏极接触354具有面向前侧表面FS的前侧表面354f以及面向背侧表面BS的背侧表面354b。并且栅极结构290具有面向前侧表面FS的前侧表面290f以及面向背侧表面BS的背侧表面290b。此外，如图35C所示，源极磊晶结构(源极接触)352具有延伸超过源极磊晶结构250S的背侧表面250Sb至背侧连通轨152的突出352P。

图35D绘示了根据本揭露的一些实施方式的集成电路结构100的示意性平面图，其中在图35A中绘示了沿着线35A-35A截取的剖面图，在图35B中绘示了沿着线35B-35B截取的剖面图，在图35C中绘示了沿着线35C-35C截取的剖面图。如图35D所示，集成电路结构100包含第一GAA晶体管TR1以及第二GAA晶体管TR2。第一GAA晶体管TR1包含沿着第一方向排列的第一源极磊晶结构S1、第一栅极结构MG1以及第一漏极磊晶结构D1。第二GAA晶体管TR2包含沿着第一方向排列的第二漏极磊晶结构D2、第二栅极结构MG2以及第二源极磊晶结构S2。集成电路结构100还包含沿着第一方向延伸并且沿着实质上垂直于第一方向的第二方向排列在第一GAA晶体管TR1以及第二GAA晶体管TR2之间的背侧连通轨152。如图35A以及图35C所示，第一源极磊晶结构S1以及第二源极磊晶结构S2具有源极磊晶结构250S的剖面。第一漏极磊晶结构D1以及第二漏极磊晶结构D2具有如图35A以及图35C所示的漏极磊晶结构250D的剖面。如图35A以及图35B所示，第一栅极结构MG1以及第二栅极结构MG2具有高k/金属栅极结构290的剖面。

图36A以及图36B绘示了根据本揭露的一些实施方式的形成集成电路结构的方法的流程图。尽管该方法被图示和/或描述为一系列动作或事件，但是应当理解，该方法不限于所图示的顺序或动作。因此，在一些实施方式中，可以以与所绘示的顺序不同的顺序执行动作和/或可以同时执行动作。此外，在一些实施方式中，可以将所图示的动作或事件细分为多个动作或事件，其可以在分开的时间或与其他动作或子动作同时地执行。在一些实施方式中，一些绘示的动作或事件可以省略，并且可以包含其他未绘示的动作或事件。

在方框S101中，形成多个鳍片在基板上。图1A至图3B绘示了根据方框S101的一些实施方式的透视图和剖面图。

在方框S102中，沉积衬层以及金属层在鳍片上方。图4A以及图4B绘示了根据方框S102的一些实施方式的透视图和剖面图。

在方框S103中，将金属层回蚀刻以使其落在鳍片中的通道层之下。图5A以及图5B绘示了根据方框S103的一些实施方式的透视图和剖面图。

在方框S104中，对金属层执行图案化以形成背侧连通柱。图6A以及图6B绘示了根据方框S104的一些实施方式的透视图和剖面图。

在方框S105处，形成STI结构以横向环绕鳍片的下部，并且形成介电质帽在背侧连通轨的顶部。图7A至图8B绘示了根据方框S105的一些实施方式的透视图和剖面图。

在方框S106中，形成虚设栅极结构在鳍片上方。图14A至图15C绘示了根据方框S106的一些实施方式的透视图和剖面图。

在方框S107中，形成源极/漏极磊晶结构在鳍片上。图16至图18C绘示了根据方框S107的一些实施方式的剖面图。

在方框S108处，形成虚设材料以横向环绕源极/漏极磊晶结构的下部。图19A至图19C绘示了根据方框S108的一些实施方式的剖面图。

在方框S109中，去除鳍片中的虚设栅极结构以及牺牲层。图20A至图20C绘示了根据方框S109的一些实施方式的剖面图。

在方框S110中，通过去除虚设栅极结构以及牺牲层在剩余空间中形成替换栅极结构。图21A至图21C绘示了根据方框S110的一些实施方式的剖面图。

在方框S111，去除位于源极磊晶结构的侧壁上的虚设材料的一部分，并且还去除位于虚设材料的被去除的部分之下的介电质帽的一部分，以暴露背侧连通柱。图23A至图24C绘示了根据方框S111的一些实施方式的剖面图。

在方框S112，形成硅化物区域在源极/漏极磊晶结构上。图26A至图26C绘示了根据方框S112的一些实施方式的剖面图。

在方框S113，形成源极/漏极接触在硅化物区域上方。图27A至图27C绘示了根据方框S113的一些实施方式的剖面图。

在方框S114处，形成前侧MLI结构在源极/漏极接触上方。图28A至图28C绘示了根据方框S114的一些实施方式的剖面图。

在方框S115处，将载体基板结合到前侧MLI，并且将基板上下颠倒。图29A至图30C绘示了根据方框S115的一些实施方式的剖面图。

在方框S116处，去除基板以形成开口在替换栅极结构以及源极/漏极磊晶结构的背侧上。图31A至图32C绘示了根据方框S116的一些实施方式的剖面图。

在方框S117中，形成背侧衬层以及背侧填充氧化物在开口中并在替换栅极结构以及源极/漏极磊晶结构的背侧上方。图33A至图33C绘示了根据方框S117的一些实施方式的剖面图。

在方框S118处，形成背侧MLI结构在背侧填充氧化物上方。图34A至图35C绘示了根据方框S118的一些实施方式的剖面图。

基于以上讨论，可以看出本揭露提供了优点。然而，应当理解，其他实施方式可以提供额外的优点，并且在本文中不必揭露所有优点，并且并非所有实施方式都需要特定优点。一个优点是可以在晶体管的背侧上形成背侧连通轨以及背侧金属线(例如，背侧电源轨)，这又允许更大的布线空间并因此具有更高的布线密度。另一个优点是，背侧连通轨在FEOL制程中电耦合到在较高温度(大于约400℃)下形成的源极硅化物区域，这反而又有助于减小接触电阻。

在一些实施方式中，IC结构包含源极磊晶结构、漏极磊晶结构、第一硅化物区域、第二硅化物区域、源极接触、背侧连通轨、漏极接触以及前侧互连结构。第一硅化物区在源极磊晶结构的前侧上以及第一侧壁上。第二硅化物区域在漏极磊晶结构的前侧表面上。源极接触与第一硅化物区域接触，并且具有延伸超过源极磊晶结构的背侧表面的突出。背侧连通轨与源极接触的突出接触。漏极接触与第二硅化物区域接触。前侧互连结构在源极接触的前侧表面上以及漏极接触的前侧表面上。

在一些实施方式中，第一硅化物区域在源极磊晶结构的前侧表面上比在源极磊晶结构的第一侧壁上更厚。在一些实施方式中，第一硅化物区域进一步位于源极磊晶结构的第二侧壁上，源极磊晶结构的第二侧壁位于源极磊晶结构的第一侧壁的相反侧。在一些实施方式中，第一硅化物区域在源极磊晶结构的前侧表面上比在源极磊晶结构的第二侧壁上更厚。在一些实施方式中，第二硅化物区域进一步位于漏极磊晶结构的第一侧壁上。在一些实施方式中，第二硅化物区域不存在于位于漏极磊晶结构的第一侧壁相反侧的漏极磊晶结构的第二侧壁。在一些实施方式中，集成电路结构进一步包含介电材料，介电材料与漏极磊晶结构的第二侧壁接触。在一些实施方式中，集成电路结构进一步包含介电质盖，介电质盖将背侧连通轨与漏极接触分离。在一些实施方式中，源极接触的突出延伸经过介电质盖至背侧连通轨。在一些实施方式中，集成电路结构进一步包含混合鳍片，混合鳍片从介电质盖朝向前侧互连结构突伸。在一些实施方式中，混合鳍片具有相反两侧壁分别与源极接触以及漏极接触接触。在一些实施方式中，混合鳍片包含衬层以及被衬层包覆的填充氧化物。

在一些实施方式中，IC结构包含第一晶体管、第二晶体管、背侧连通轨、源极接触以及漏极接触。第一晶体管包含沿着第一方向排列的第一源极磊晶结构、第一栅极结构以及第一漏极磊晶结构。第二晶体管包含沿着第一方向排列的第二漏极磊晶结构、第二栅极结构以及第二源极磊晶结构。背侧连通轨沿着第一方向延伸，并且沿着实质上垂直于第一方向的第二方向排列在第一晶体管以及第二晶体管之间。从剖面图看，源极接触包覆第一源极磊晶结构的前侧表面以及相反两侧壁。从剖面图看，源极接触延伸超过第一源极磊晶结构的背侧表面到背侧连通轨。漏极接触沿着第二漏极磊晶结构的第一侧壁朝着背侧连通轨延伸，从剖面图看，并且在到达背侧连通轨之前终止。

在一些实施方式中，集成电路结构进一步包含介电材料，介电材料与位于第二漏极磊晶结构的第一侧壁相反侧的第二漏极磊晶结构的第二侧壁接触。在一些实施方式中，集成电路结构进一步包含硅化物区域，硅化物区域位于第二漏极磊晶结构上，其中从剖面图看，硅化物区域在第二漏极磊晶结构的前侧表面上比在第二漏极磊晶结构的第一侧壁上更厚。在一些实施方式中，集成电路结构进一步包含硅化物区域，从剖面图看硅化物区域是包覆第一源极磊晶结构的前侧表面以及相反两侧壁，并且被源极接触包覆。在一些实施方式中，硅化物区域在第一源极磊晶结构的前侧表面上比在第一源极磊晶结构的相反两侧壁上更厚。

在一些实施方式中，一种方法包含：形成多个鳍片在基板上方；形成背侧连通轨在多个鳍片的下部以及裹衬背侧连通轨的衬层之间；磊晶生长源极磊晶结构以及漏极磊晶结构于多个鳍片上；执行硅化制程，以形成第一硅化物区域于源极磊晶结构上并形成第二硅化物区域于漏极磊晶结构上。在执行硅化制程之后，形成与第一硅化物区域以及背侧连通轨接触的源极接触；形成前侧互连结构于源极接触上方；去除基板以及衬层以暴露背侧连通轨的背侧表面；以及形成背侧金属线，于背侧连通轨暴露的背侧表面上横向延伸。

在一些实施方式中，源极接触形成以包覆源极磊晶结构的至少三侧。在一些实施方式中，集成电路结构的形成方法进一步包含形成混合鳍片于多个鳍片之间，以及使多个鳍片的部分区域凹陷，其中源极磊晶结构以及漏极磊晶结构磊晶生长于多个鳍片的多个凹陷区域上，并且源极磊晶结构以及漏极磊晶结构位于混合鳍片的相反侧上且与混合鳍片分离。

前述概述了几个实施方式的特征，使得本领域具有通常知识者可以更好地理解本揭露的各方面。本领域具有通常知识者应当理解，他们可以容易地将本揭露用作设计或修改其他制程和结构的基础，以实现与本文介绍的实施方式相同的目的和/或实现相同的优点。本领域具有通常知识者还应该认识到，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以执行各种改变、替换和变更。