半导体器件

技术领域

本公开的示例实施方式涉及半导体器件。更具体地，本公开的示例实施方式涉及DRAM器件。

背景技术

在DRAM器件中，可以在衬底上形成栅极结构和覆盖栅极结构的侧壁的栅极间隔物结构。随着DRAM器件高度集成，栅极结构的电特性在DRAM器件的制造期间会劣化，因此需要可以增强栅极结构的电特性的栅极间隔物结构。

发明内容

一些示例实施方式提供具有改进特性的半导体器件。

根据本发明构思的一示例实施方式，一种半导体器件可以包括在衬底上的栅极结构、第一栅极间隔物和第二栅极间隔物。栅极结构的侧壁可以包括凹入的下侧壁部分和相对于衬底的上表面垂直的上侧壁部分。第一栅极间隔物可以形成在栅极结构的侧壁的上侧壁部分上。第二栅极间隔物可以形成在栅极结构的侧壁的凹入的下侧壁部分和第一栅极间隔物的外侧壁上。第二栅极间隔物可以接触第一栅极间隔物的下表面，并且包括氮化物。

根据本发明构思的一示例实施方式，一种半导体器件可以包括在衬底上的栅极结构、第一栅极间隔物和第二栅极间隔物。栅极结构可以包括包含氧化物(例如硅氧化物)的第一电介质图案。第一栅极间隔物可以接触栅极结构的侧壁的上部，第一栅极间隔物包括氮化物(例如硅氮化物)。第二栅极间隔物可以接触栅极结构的侧壁的下部和第一栅极间隔物的外侧壁，并且可以包括氮化物(例如硅氮化物)。第一栅极间隔物的下表面可以低于第一电介质图案的上表面。第二栅极间隔物可以不接触第一电介质图案的侧壁的上部，但是可以接触第一电介质图案的侧壁的下部。

根据本发明构思的一示例实施方式，一种半导体器件可以包括衬底、第一有源图案、第二有源图案、隔离图案、第一栅极结构、第二栅极结构、栅极间隔物结构、位线结构、接触插塞结构和电容器。衬底可以包括单元区和围绕单元区的外围电路区。第一有源图案可以形成在衬底的单元区上。第二有源图案可以形成在衬底的外围电路区上。隔离图案可以覆盖第一有源图案和第二有源图案的侧壁。第一栅极结构可以掩埋在第一有源图案和隔离图案的上部处，并且可以在基本平行于衬底的上表面的第一方向上延伸。第二栅极结构可以形成在第二有源图案上，并且第二栅极结构的侧壁可以包括凹入的下侧壁部分和相对于衬底的上表面垂直的上侧壁部分。栅极间隔物结构可以包括第一栅极间隔物、第二栅极间隔物和第三栅极间隔物。第一栅极间隔物可以形成在第二栅极结构的侧壁的上侧壁部分上。第二栅极间隔物可以形成在第二栅极结构的侧壁的凹入的下侧壁部分和第一栅极间隔物的外侧壁上，并且可以接触第一栅极间隔物的下表面并且包括氮化物(例如硅氮化物)。第三栅极间隔物可以形成在第二栅极间隔物的外侧壁上。位线结构可以接触第一有源图案的中心上表面，并且可以在基本平行于衬底的上表面且基本垂直于第一方向的第二方向上延伸。接触插塞结构可以接触第一有源图案的相对边缘上表面中的每个。电容器可以形成在接触插塞结构上。

在根据一些示例实施方式的半导体器件中，包括氮化物的栅极间隔物可以接触栅极结构的侧壁，因此半导体的电特性可以增强。

附图说明

图1至图9是示出根据一示例实施方式的制造半导体器件的方法的平面图和截面图。

图10和图11是示出根据一示例实施方式的制造半导体器件的方法的截面图。

图12至图37是示出根据一示例实施方式的制造半导体器件的方法的平面图和截面图。

图38是示出根据一示例实施方式的半导体器件的截面图。

具体实施方式

通过参考附图的以下详细描述，根据一些示例实施方式的切割精细图案的方法、使用该方法形成有源图案的方法以及使用该方法制造半导体器件的方法的以上和其它方面和特征将变得容易理解。将理解，尽管术语“第一”、“第二”和/或“第三”在这里可以用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分。因此，下面讨论的第一元件、部件、区域、层或部分可以被称为第二或第三元件、部件、区域、层或部分，而不脱离发明构思的教导。

虽然在示例实施方式的描述中使用了术语“相同”、“相等”或“同样”，但是应理解，可能存在一些不精确之处。因此，当一元件被称为与另一元件相同时，应该理解的是，在期望的制造或操作公差范围(例如，±10％)内，一元件或值与另一元件相同。

当术语“大约”或“基本上”在本说明书中与数值结合地使用时，意图是相关数值包括围绕所陈述数值的制造或操作公差(例如±10％)。此外，当词语“大约”和“基本上”与几何形状结合地使用时，意图是不需要几何形状的精度，但是针对该形状的宽容度在本公开的范围内。此外，不管数值或形状是否被修饰为“大约”或“基本上”，将理解的是，这些数值和形状应被解释为包括围绕所陈述数值或形状的制造或操作公差(例如，±10％)。

在下文，基本上平行于衬底的上表面并且基本上彼此垂直的两个方向可以分别被定义为第一方向D1和第二方向D2，并且基本上平行于衬底的上表面并且相对于第一方向D1和第二方向D2具有锐角的方向可以被定义为第三方向D3。

图1至图9是示出根据一示例实施方式的制造半导体器件的方法的平面图和截面图。图1和图8是平面图，图2-7和图9分别是沿相应平面图的线A-A'截取的截面图。

参照图1和图2，可以在衬底100上形成有源图案105，并且可以形成隔离图案110以覆盖有源图案105的侧壁。

衬底100可以包括硅、锗、硅锗或III-V族化合物半导体，诸如GaP、GaAs或GaSb。在一些示例实施方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。

可以通过去除衬底100的上部以形成第一凹陷来形成有源图案105，并且多个有源图案105可以形成为在第一方向D1和第二方向D2中的每个方向上彼此间隔开。

隔离图案110可以包括氧化物(例如，硅氧化物)。

参照图3，可以使用有源图案105的上表面作为籽晶来执行选择性外延生长(SEG)工艺，以在有源图案105上形成外延层120。

在一示例实施方式中，可以使用硅源气体(例如，二氯硅烷(H

在一示例实施方式中，可以使用硅源气体(例如，乙硅烷(Si

可以在隔离图案110和外延层120上顺序形成第一电介质层130和第二电介质层140、功函数控制层150、第一导电层160、阻挡层170、第二导电层180和盖层190。

第一电介质层130可以包括氧化物(例如，硅氧化物)，第二电介质层140可以包括具有比硅氧化物的介电常数高的介电常数的材料(例如，高k材料)。

在一些示例实施方式中，第二电介质层140可以包括铪氧化物(HfO)、铪硅氧化物(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅氧化物(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(AlO)、或铅钪钽氧化物(PbScTaO)。

功函数控制层150可以包括金属(例如，钽、钛、铝或镍)、金属氮化物(例如，钽氮化物或钛氮化物)、或金属碳化物(例如，钽碳化物或钛碳化物)。

第一导电层160和第二导电层180可以包括金属(例如，钨、钼、钽或钛)，阻挡层170可以包括金属氮化物(例如，钨氮化物、钼氮化物、钽氮化物或钛氮化物)，盖层190可以包括氮化物(例如，硅氮化物)。

参照图4，可以顺序地蚀刻盖层190、第二导电层180、阻挡层170、第一导电层160、功函数控制层150和第二电介质层140，以分别形成盖图案195、第二导电图案185、阻挡图案175、第一导电图案165、功函数控制图案155和第二电介质图案145。在蚀刻工艺期间，第一电介质层130的上部也可以被蚀刻。

参照图5，可以在第一电介质层130、第二电介质图案145、功函数控制图案155、第一导电图案165、阻挡图案175、第二导电图案185和盖图案195上形成第一栅极间隔物层200。

第一栅极间隔物层200可以包括氮化物(例如，硅氮化物)。

参照图6，可以各向异性地蚀刻第一栅极间隔物层200以形成覆盖盖图案195、第二导电图案185、阻挡图案175、第一导电图案165、功函数控制图案155和第二电介质图案145的侧壁的第一栅极间隔物205，并且还可以蚀刻第一电介质层130以形成第一电介质图案135。第一栅极间隔物205可以覆盖第一电介质图案135的上侧壁。

在下文中，在与衬底100的上表面基本垂直的垂直方向上堆叠的第一电介质图案135和第二电介质图案145、功函数控制图案155、第一导电图案165、阻挡图案175、第二导电图案185和盖图案195可以被总称为栅极结构215。栅极结构215可以在垂直方向上与有源图案105部分地重叠。

可以使用包括氢氟酸(HF)的清洁溶液来执行清洁工艺，并且还可以去除第一电介质图案135的未被第一栅极间隔物205覆盖的下部。因此，第一电介质图案135可以包括凹入的下侧壁和垂直的上侧壁。换句话说，第一电介质图案135可以包括侧壁，该侧壁包括凹入的下侧壁部分和垂直的上侧壁部分。第一栅极间隔物205可以接触栅极结构215的侧壁的除了其下部之外的大部分，并且第一栅极间隔物205的下表面可以低于第一电介质图案135的上表面。

参照图7，可以在外延层120的上表面、第一栅极间隔物205的外侧壁和栅极结构215的下侧壁上形成第二栅极间隔物层230。

第二栅极间隔物层230可以包括氮化物，例如硅氮化物。

第一杂质可以轻掺杂到外延层120和有源图案105的上部中，以形成第一杂质区242和第二杂质区244。

在一些示例实施方式中，第一杂质可以在相对于垂直方向和基本平行于衬底100的上表面的水平方向成锐角的方向上掺杂，因此第一杂质区242和第二杂质区244可以在垂直方向上与栅极结构215部分地重叠。此外，第一电介质图案135可以被第一栅极间隔物205和第二栅极间隔物层230覆盖，因此不会被掺杂工艺损坏。

在一示例实施方式中，如果外延层120是掺有p型杂质的单晶硅层，则第一杂质可以是n型杂质。可选地，如果外延层120是掺有n型杂质的单晶硅层，则第一杂质可以是p型杂质。

参照图8和图9，可以在第二栅极间隔物层230上形成第三栅极间隔物层，并且可以各向异性地蚀刻第二栅极间隔物层230和第三栅极间隔物层以分别形成第二栅极间隔物235和第三栅极间隔物255。第一至第三栅极间隔物205、235和255可以形成栅极间隔物结构265。

第二栅极间隔物235可以接触栅极结构215的下侧壁和第一栅极间隔物205的外侧壁，因此可以接触第一电介质图案135的下侧壁。第二栅极间隔物235可以接触第一栅极间隔物205的下表面。

在一些示例实施方式中，第二栅极间隔物235在垂直方向上的截面可以具有“L”形，因此可以接触第一杂质区242和第二杂质区244。

第三栅极间隔物255可以接触第二栅极间隔物235的外侧壁。在一些示例实施方式中，第三栅极间隔物255可以不接触第一杂质区242和第二杂质区244。

第三栅极间隔物层可以包括氧化物(例如，硅氧化物)。

在一些示例实施方式中，第三栅极间隔物255的体积可以大于第一栅极间隔物205和第二栅极间隔物235的体积之和。也就是，包括氧化物的第三栅极间隔物255的体积可以大于包括氮化物的第一栅极间隔物205和第二栅极间隔物235的体积之和，因此栅极间隔物结构265和栅极结构215之间的寄生电容可以较低。

第二杂质可以掺入第一杂质区242和第二杂质区244中。

在一些示例实施方式中，第二杂质可以在垂直方向上掺杂，因此第一杂质区242和第二杂质区244可以在垂直方向上扩大。第一电介质图案135可以被栅极间隔物结构265覆盖，因此不会被掺杂工艺损坏。

第一杂质区242和第二杂质区244可以用作源极/漏极区。

在一示例实施方式中，如果外延层120是掺有p型杂质的单晶硅层，则第二杂质可以是n型杂质。在一示例实施方式中，如果外延层120是掺有n型杂质的单晶硅层，则第二杂质可以是p型杂质。

绝缘夹层270可以在隔离图案110、外延层120、栅极结构215和栅极间隔物结构265上形成，并且可以被平坦化直到栅极结构215的上表面暴露以完成半导体器件的制造。

绝缘夹层270可以包括氧化物(例如，硅氧化物)。

如上所述，在将第一杂质掺入外延层120和有源图案105的上部中之前，可以形成第二栅极间隔物层230以接触包括例如硅氧化物的第一电介质图案135的下侧壁。

如果第二栅极间隔物层230包括例如硅氧化物，则第二栅极间隔物层230可能通过掺入第一杂质而被损坏，并且被损坏的第二栅极间隔物层230可以与第一电介质图案135合并。也就是，由于受损的第二栅极间隔物层230，时间相关的电介质击穿(TDDB)可能发生到第一电介质图案135，因此半导体器件的电特性可能劣化。

然而，在一些示例实施方式中，第二栅极间隔物层230可以包括氮化物(例如，硅氮化物)。因此，即使第二栅极间隔物层230通过掺入第一杂质而被损坏，第二栅极间隔物层230也不会与第一电介质图案135合并。因此，TDDB不会发生到第一电介质图案135，因此半导体器件的电特性不会劣化，而是可以增强。

通过以上工艺制造的半导体器件可以包括在衬底100的有源图案105上的栅极结构215、在栅极结构215的侧壁上的栅极间隔物结构265、以及在有源图案105的与栅极结构215相邻的上部处的第一杂质区242和第二杂质区244。半导体器件可以进一步包括隔离图案110、外延层120和绝缘夹层270。

栅极结构215可以包括在垂直方向上顺序堆叠的第一电介质图案135和第二电介质图案145、功函数控制图案155、第一导电图案165、阻挡图案175、第二导电图案185和盖图案195。栅极间隔物结构265可以包括在第一方向D1上顺序堆叠的第一至第三栅极间隔物205、235和255。

图10和图11是示出根据一示例实施方式的制造半导体器件的方法的截面图。该方法可以包括与参照图1至图9所示的工艺相同或基本相似的工艺，因此在这里省略对其的重复说明。

参照图10，可以执行与参照图1至图7所示的工艺相同或基本相似的工艺。

因此，第二栅极间隔物层230可以形成在外延层120的上表面、第一栅极间隔物205的外侧壁和栅极结构215的下侧壁上，并且可以被各向异性地蚀刻以形成第二栅极间隔物235。

第二栅极间隔物235可以不形成在外延层120的上表面上。换句话说，第二栅极间隔物235可以接触第一杂质区242和第二杂质区244，并且可以不接触在第一杂质区242和第二杂质区244之间的外延层120的上表面。

参照图11，第三栅极间隔物层可以在外延层120的上表面、第二栅极间隔物235的外侧壁和栅极结构215的上表面上形成，并且可以被各向异性地蚀刻以形成第三栅极间隔物255。

在一些示例实施方式中，第三栅极间隔物255可以接触第一杂质区242和第二杂质区244。

绝缘夹层270可以形成在隔离图案110、外延层120、栅极结构215和栅极间隔物结构265上，以完成半导体器件的制造。

图12至图37是示出根据一示例实施方式的制造半导体器件的方法的平面图和截面图。图12、图19、图23、图25、图30和图34是平面图，并且图13-18、图20-22、图24、图26-29、图31-33和图35-37中的每个包括沿着相应平面图的线B-B'、C-C'和D-D'截取的截面。

该方法是将参照图1至图9所示的制造半导体器件的方法应用于制造动态随机存取存储器(DRAM)器件的方法，在这里省略了对制造半导体器件的方法的重复描述。

参照图12至图14，可以在包括第一区域I和第二区域II的衬底300上形成第一有源图案303和第二有源图案305，并且可以形成隔离图案结构310以覆盖第一有源图案303和第二有源图案305的侧壁。

衬底300的第一区域I可以是在其上形成存储单元的单元区域，衬底300的第二区域II可以是在其上形成用于驱动存储单元的外围电路图案的外围电路区域。图12至图14示出了第一区域I的一部分和在第二方向D2上与第一区域I相邻的第二区域II的一部分。

可以通过去除衬底300的上部以形成第一凹陷来形成第一有源图案303和第二有源图案305。第一有源图案303可以在第三方向D3上延伸，并且多个第一有源图案303可以在第一方向D1和第二方向D2中的每个方向上彼此间隔开。此外，多个第二有源图案305可以在第一方向D1和第二方向D2中的每个方向上彼此间隔开。图12仅示出了在第一方向D1上彼此相邻的三个第二有源图案305作为示例。

在一些示例实施方式中，隔离图案结构310可以包括从第一凹陷的内壁顺序堆叠的第一至第三隔离图案312、314和316。在衬底300的第一区域I中的第一凹陷可以具有相对小的宽度，因此只有第一隔离图案312可以形成在第一凹陷中。然而，在衬底300的第二区域II中或者在衬底300的第一区域I和第二区域II之间的第一凹陷可以具有相对大的宽度，因此所有的第一至第三隔离图案312、314和316可以形成在第一凹陷中。

第一隔离图案312和第三隔离图案316可以包括氧化物(例如，硅氧化物)，第二隔离图案314可以包括氮化物(例如，硅氮化物)。

可以部分地去除在衬底300的第一区域I上的第一有源图案303和隔离图案结构310，以形成沿第一方向D1延伸的第二凹陷。

可以在第二凹陷中形成第一栅极结构350。第一栅极结构350可以包括在第二凹陷的底部和侧壁上的栅极绝缘层320、在栅极绝缘层320上以填充第二凹陷的下部的栅电极330、以及在栅电极330上以填充第二凹陷的上部的栅极掩模340。第一栅极结构350可以在衬底300的第一区域I上沿第一方向D1延伸，并且多个第一栅极结构350可以沿第二方向D2彼此间隔开。

栅极绝缘层320可以包括氧化物(例如，硅氧化物)，栅电极330可以包括例如金属、金属氮化物、金属硅化物或掺杂的多晶硅，栅极掩模340可以包括氮化物(例如，硅氮化物)。

参照图15和图16，可以在衬底300的第一区域I和第二区域II上形成绝缘层结构390。

绝缘层结构390可以包括顺序堆叠的第一绝缘层360、第二绝缘层370和第三绝缘层380。第一绝缘层360和第三绝缘层380可以包括氧化物(例如，硅氧化物)，第二绝缘层370可以包括氮化物(例如，硅氮化物)。

可以去除绝缘层结构390的在衬底300的第二区域II中的部分，并且可以使用第二有源图案305的上表面作为籽晶来执行SEG工艺，以在第二有源图案305上形成外延层400。

参照图17和图18，可以在衬底300的第一区域I上的绝缘层结构390以及衬底300的第二区域II上的外延层400和隔离图案结构310上顺序地形成第一电介质层410和第二电介质层420以及功函数控制层430。

参照图19和图20，可以去除第一和第二电介质层410和420和功函数控制层430的在衬底300的第一区域I上的部分，可以图案化绝缘层结构390，并且可以使用图案化的绝缘层结构390作为蚀刻掩模来部分地蚀刻第一有源图案303、隔离图案结构310和第一栅极结构350，以形成第一开口440。

在一些示例实施方式中，图案化的绝缘层结构390在平面图中可以具有圆形或椭圆形的形状，并且多个图案化的绝缘层结构390可以在第一方向D1和第二方向D2中的每个方向上彼此间隔开。每个图案化的绝缘层结构390可以在垂直方向上与第一有源图案303中的相应的第一有源图案303的端部中的相应端部重叠。第一有源图案303中的相应的第一有源图案303的端部在第三方向D3上彼此面对。

参照图21和图22，可以在衬底300的第一区域I上的绝缘层结构390、由第一开口440暴露的第一有源图案303、隔离图案结构310和第一栅极结构350以及在衬底300的第二区域II上的功函数控制层430上顺序地堆叠可形成导电层结构的第一导电层450、阻挡层460、第二导电层470和盖层480。第一导电层450可以填充第一开口440。

参照图23和图24，可以执行与参照图4至图9所示的工艺相同或基本相似的工艺，从而可以在衬底300的第二区域II上形成第二栅极结构502、栅极间隔物结构555、第一杂质区532和第二杂质区534、以及第一绝缘夹层560。

第二栅极结构502可以包括在垂直方向上顺序堆叠的第一和第二电介质图案412和422、功函数控制图案432、第一导电图案452、第一阻挡图案462、第二导电图案472和第一盖图案482，并且栅极间隔物结构555可以包括在第一方向D1上顺序并横向堆叠的第一至第三栅极间隔物495、525和545。

参照图25至图27，可以在衬底300的第一区域I上的导电结构层上以及衬底300的第二区域II上的第二栅极结构502和第一绝缘夹层560上形成第一掩模层，可以蚀刻第一掩模层的在衬底300的第一区域I上的部分以形成第一掩模574，并且可以使用第一掩模574作为蚀刻掩模来顺序地蚀刻盖层480、第二导电层470、阻挡层460和第一导电层450。

在一些示例实施方式中，第一掩模574可以在第二方向D2上延伸，并且多个第一掩模574可以在第一方向D1上彼此间隔开。

通过蚀刻工艺，在衬底300的第一区域I上，可以在第一开口440中顺序地堆叠第三导电图案454、第二阻挡图案464、第四导电图案474、第二盖图案484和第一掩模574，并且可以在第一开口440的外侧处的绝缘层结构390的第二绝缘层370上顺序地堆叠第三绝缘图案385、第三导电图案454、第二阻挡图案464、第四导电图案474、第二盖图案484和第一掩模574。

在下文，顺序堆叠的第三导电图案454、第二阻挡图案464、第四导电图案474、第二盖图案484和第一掩模574可以被称为位线结构584。在一些示例实施方式中，位线结构584可以在衬底300的第一区域I上沿第二方向D2延伸，并且多个位线结构584可以在第一方向D1上彼此间隔开。

参照图28，可以在其上具有位线结构584的衬底300上形成第一间隔物层，可以在第一间隔物层上形成第四绝缘层和第五绝缘层。

第一间隔物层可以覆盖第三绝缘图案385的侧壁，第三绝缘图案385位于位线结构584的一部分下方且在第二绝缘层370上，第四绝缘层和第五绝缘层可以填充第一开口440的剩余部分。

第一间隔物层可以包括氮化物(例如，硅氮化物)，第四绝缘层可以包括氧化物(例如，硅氧化物)，第五绝缘层可以包括氮化物(例如，硅氮化物)。

可以通过蚀刻工艺蚀刻第四绝缘层和第五绝缘层。在一些示例实施方式中，蚀刻工艺可以通过使用包括亚磷酸(H

第二间隔物层可以在第一间隔物层的暴露表面以及第一开口440中的第四绝缘图案600和第五绝缘图案610上形成，并且可以被各向异性地蚀刻以在第一间隔物层的表面以及第四绝缘图案600和第五绝缘图案610上形成第二间隔物620，以覆盖位线结构584的侧壁。第二间隔物层可以包括氧化物(例如，硅氧化物)。

可以使用第一掩模574和第二间隔物620作为蚀刻掩模来执行干蚀刻工艺，以形成暴露第一有源图案303的上表面的第二开口630。隔离图案结构310的上表面和栅极掩模340的上表面也可以通过第二开口630暴露。

通过干蚀刻工艺，第一间隔物层的在第一掩模574和第二绝缘层370的上表面上的部分被蚀刻，因此可以形成覆盖位线结构584的侧壁的第一间隔物590。此外，在干蚀刻工艺期间，第一绝缘层360和第二绝缘层370可以被部分地去除，使得第一绝缘图案365和第二绝缘图案375可以保留在位线结构584下方。顺序堆叠在位线结构584下面的第一至第三绝缘图案365、375和385可以形成绝缘图案结构395。

参照图29，可以在第一掩模574的上表面、第二间隔物620的外侧壁、第四绝缘图案600和第五绝缘图案610的上表面的部分、第一有源图案303的上表面、以及由第二开口630暴露的隔离图案结构310和栅极掩模340的上表面上形成第三间隔物层。然后，可以各向异性地蚀刻第三间隔物层，以形成覆盖位线结构584的侧壁的第三间隔物640。第三间隔物层可以包括氮化物(例如，硅氮化物)。

从位线结构584的侧壁沿水平方向顺序堆叠的第五至第七间隔物590、620和640可以被称为初级间隔物结构650。

可以在衬底300的第一区域I上形成第三盖图案660以填充第二开口630，并且可以平坦化第三盖图案660的上部，直到第一掩模574的上表面暴露。在一些示例实施方式中，第三盖图案660可以在第二方向D2上延伸，并且多个第三盖图案660可以通过位线结构584在第一方向D1上彼此间隔开。第三盖图案660可以包括氮化物(例如，硅氮化物)。

参照图30和图31，可以在第一掩模574和第三盖图案660上形成第二掩模，该第二掩模具有沿第一方向D1延伸并在第二方向D2上彼此间隔开的第三开口，并且可以使用第二掩模作为蚀刻掩模来蚀刻第三盖图案660。

在一些示例实施方式中，每个第三开口可以在垂直方向上与第一有源图案303和隔离图案结构310上的第三盖图案660重叠而不与第一栅极结构350上的第三盖图案660重叠。因此，可以在衬底300的第一区域I上在位线结构584之间形成暴露第一有源图案303和隔离图案结构310的第四开口。

在去除第二掩模之后，可以形成下接触插塞层以填充第四开口，并且可以平坦化下接触插塞层的上部，直到第一掩模574和第三盖图案660的上表面暴露。因此，下接触插塞层可以被分成在位线结构584之间在第二方向D2上彼此间隔开的多个下接触插塞675。此外，在位线结构之间沿第二方向D2延伸的第三盖图案660可以被下接触插塞675分成在第二方向D2上彼此间隔开的多个块。

下接触插塞层可以包括例如掺杂的多晶硅。

参考图32，可以去除下接触插塞675的上部，以暴露在位线结构584的侧壁上的初步间隔物结构650的上部，并且可以去除暴露的初步间隔物结构650的第二间隔物620和第三间隔物640的上部。

可以进一步执行回蚀工艺以去除下接触插塞675的上部。因此，下接触插塞675的上表面可以低于第二间隔物620和第三间隔物640的最上表面。

第四间隔物层可以在位线结构584、初步间隔物结构650和下接触插塞675上形成，并且可以被各向异性地蚀刻，使得第四间隔物680可以形成为覆盖位线结构584的在第一方向D1上的相对侧壁中的每个上的初步间隔物结构650的上部且下接触插塞675的上表面可以暴露。

可以在下接触插塞675的暴露的上表面上形成金属硅化物图案690。在一些示例实施方式中，金属硅化物图案690可以通过以下形成：在第一掩模574、第三盖图案660、第四间隔物680和下接触插塞675上形成第一金属层，热处理第一金属层，以及去除第一金属层的未反应部分。金属硅化物图案690可以包括例如钴硅化物、镍硅化物或钛硅化物。

参照图33，可以在第一掩模574、第三盖图案660、第四间隔物680、金属硅化物图案690和下接触插塞675上形成第二阻挡层700，并且可以在第二阻挡层700上形成第二金属层710以填充位线结构584之间的空间。

可以对第二金属层710进一步执行平坦化工艺。平坦化工艺可以包括化学机械抛光(CMP)工艺和/或回蚀工艺。

参照图34和图35，可以图案化第二金属层710和第二阻挡层700以形成上接触插塞735，并且可以在上接触插塞735之间形成第五开口720。

可以通过不仅部分地去除第二金属层710和第二阻挡层700，而且部分地去除第一掩模574、第三盖图案660、第四间隔物680和第二盖图案484来形成第五开口720，因此第二间隔物620的上表面可以暴露。

随着第五开口720形成，第二金属层710和第二阻挡层700可以转变成第二金属图案715和覆盖第二金属图案715的下表面的第二阻挡图案705，它们可以形成上接触插塞735。在一些示例实施方式中，多个上接触插塞735可以在第一方向D1和第二方向D2中的每个方向上彼此间隔开，并且可以在平面图中布置成蜂窝图案。每个上接触插塞735可以在平面图中具有圆形、椭圆形、多边形等形状。

顺序堆叠在衬底100的第一区域I上的下接触插塞675、金属硅化物图案690和上接触插塞735可以形成接触插塞结构。

参照图36和图37，可以去除暴露的第二间隔物620以形成连接到第五开口720的气隙625。第二间隔物620可以通过例如湿蚀刻工艺去除。

在一些示例实施方式中，不仅可以去除第二间隔物620的在位线结构584的沿第二方向D2延伸的侧壁上的通过第五开口720直接暴露的部分，而且可以去除第二间隔物620的在水平方向上与其直接暴露的部分平行的其它部分。也就是，不仅可以去除第二间隔物620的通过第五开口720暴露而未被上接触插塞735覆盖的部分，而且可以去除第二间隔物620的在第二方向D2上与暴露部分相邻以被上接触插塞735覆盖的部分。

可以形成第二绝缘夹层以填充第五开口720。在一些示例实施方式中，第二绝缘夹层可以包括第六绝缘层740和第七绝缘层750。第六绝缘层740可以包括具有差的间隙填充特性的绝缘材料，因此第五开口720下方的气隙625可以不被填充。气隙625可以被称为空气间隔物625，并且第一间隔物590和第三间隔物640以及空气间隔物625可以形成间隔物结构655。也就是，空气间隔物625可以在其中包括空气。第七绝缘层750可以包括氧化物(例如，硅氧化物)或氮化物(例如，硅氮化物)。

电容器800可以形成为接触上接触插塞735的上表面。

例如，蚀刻停止层760和模层(未示出)可以依次形成在上接触插塞735和第二绝缘夹层上，并被部分地蚀刻以形成部分地暴露上接触插塞735的上表面的第六开口。蚀刻停止层760可以包括氮化物(例如，硅氮化物)。

可以在第六开口的侧壁、上接触插塞735的暴露的上表面和模层上形成下电极层(未示出)，可以在下电极层上形成牺牲层(未示出)以填充第六开口，并且可以平坦化下电极层和牺牲层直到模层的上表面被暴露以划分下电极层。牺牲层和模层可以通过例如湿蚀刻工艺被去除，因此具有圆筒形状的下电极770可以形成在上接触插塞735的暴露的上表面上。可选地，下电极770可以具有填充第六开口的柱形状。下电极770可以包括例如金属、金属氮化物、金属硅化物或掺杂的多晶硅。

可以在下电极770的表面和蚀刻停止层760上形成电介质层780，并且可以在电介质层780上形成上电极790，从而可以形成包括下电极770、电介质层780和上电极790的电容器800。

电介质层780可以包括例如金属氧化物，上电极790可以包括例如金属、金属氮化物、金属硅化物或掺杂的多晶硅。

可以在衬底300的第一区域I上的电容器800和衬底300的第二区域II上的电介质层780上形成第三绝缘夹层810，以完成半导体器件的制造。第三绝缘夹层810可以包括氧化物(例如，硅氧化物)。

通过以上工艺制造的半导体器件可以具有以下结构特征。

半导体器件可以包括具有第一区域I和围绕第一区域I的第二区域II的衬底300、分别在第一区域I和第二区域II上的第一有源图案303和第二有源图案305、覆盖第一有源图案303和第二有源图案305的侧壁的隔离图案结构310、掩埋在第一有源图案303和隔离图案结构310的上部处的第一栅极结构350、在第二有源图案305上并具有包括凹入的下部和垂直的上部的侧壁的第二栅极结构502、栅极间隔物结构555(具有在第二栅极结构502的侧壁的上部上的第一栅极间隔物495、在第二栅极结构502的侧壁的下部和第一栅极间隔物495的外侧壁上并接触第一栅极间隔物495的下表面的第二栅极间隔物525、以及在第二栅极间隔物525的外侧壁上的第三栅极间隔物545)、接触第一有源图案303的中心上表面并沿第二方向D2延伸的位线结构584、接触第一有源图案303的边缘上表面的接触插塞结构、以及在接触插塞结构上的电容器800。此外，半导体器件可以包括外延层400、第一杂质区532和第二杂质区534、第三盖图案660、绝缘图案结构395、第一绝缘夹层560和第三绝缘夹层810、第二绝缘夹层、和蚀刻停止层760。

在一些示例实施方式中，第二栅极间隔物525在垂直方向上的截面可以具有“L”形状。因此，第二栅极间隔物525可以接触第一杂质区532和第二杂质区534，第三栅极间隔物545可以不接触第一杂质区532和第二杂质区534。

图38是示出根据一示例实施方式的半导体器件的截面图。该半导体器件可以包括与参照图12至图37示出的半导体器件的元件相同或基本相似的元件，因此这里省略对其的重复说明。

参照图38，第三栅极间隔物545可以接触第一杂质区532和第二杂质区534。

尽管已参照本发明的一些示例实施方式示出和描述了本发明构思，但本领域普通技术人员将理解，可以对其进行形式和细节上的各种改变，而不背离由所附权利要求阐述的本发明构思的精神和范围。

本申请要求于2021年10月12日在韩国知识产权局提交的第10-2021-0135132号韩国专利申请的优先权，其公开内容通过引用整体结合于此。