具有重布线插塞的半导体元件

技术领域

本申请案主张美国第17/830,482及17/830,442号专利申请案的优先权(即优先权日为“2022年6月2日”)，其内容以全文引用的方式并入本文中。

本公开是有关于一种半导体元件，特别是关于一种具有重布线插塞的半导体元件。

背景技术

半导体元件用于各种电子应用，例如个人电脑、移动电话、数码相机及其他电子设备。半导体元件的尺寸持续地缩小，以满足对于运算能力日益增长的需求。然而，在缩小尺寸的过程中会出现各种问题，而且这些问题不断地增加。因此，在改善品质、良率、性能及可靠度并降低复杂性的方面仍然存在挑战。

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的“先前技术”的任一部分，不构成本公开的先前技术。

发明内容

本公开的一方面提供一种半导体元件，包括一第一芯片以及一第二芯片。第一芯片包括：一第一基板、位于该第一基板上方的一第一重布线层、位于该第一重布线层上的一第一下部接合垫、及位于该第一基板上方并远离该第一下部接合垫的一第二下部接合垫。第二芯片包括：一密集区及与该密集区相邻的一稀疏区；多个上部垫，位于该第一下部接合垫及该第二下部接合垫上；多个第二重布线层，位于该等上部垫上；以及一第一重布线插塞及一第二重布线插塞，分别对应地位于该等第二重布线层上，其中该第一重布线插塞位于该密集区且包括一第一深宽比，其中该第二重布线插塞位于该稀疏区且包括小于该第一深宽比的一第二深宽比。

本公开的另一方面提供一种半导体元件，包括一第一芯片以及一第二芯片。第一芯片包括：一第一基板、位于该第一基板上方的一第一重布线层、位于该第一重布线层上的一第一下部接合垫、位于该第一基板上方并远离该第一下部接合垫的一第二下部接合垫、及一插塞结构，位于该第二下部接合垫与该第一基板之间。第二芯片包括：一密集区及与该密集区相邻的一稀疏区；多个上部垫，位于该第一下部接合垫及该第二下部接合垫上；多个第二重布线层，位于该等上部垫上；以及一第一重布线插塞及一第二重布线插塞，分别对应地位于该等第二重布线层上，其中该第一重布线插塞位于该密集区、电性耦接至该第一重布线层且包括一第一深宽比，其中该第二重布线插塞位于该稀疏区、电性耦接至该插塞结构且包括小于该第一深宽比的一第二深宽比。

本公开的另一方面提供一种半导体元件的制造方法，提供一第一芯片，其包括一第一基板、位于该第一基板上方的一第一重布线层、位于该第一重布线层上的一第一下部接合垫、及位于该第一基板上方并远离该第一下部接合垫的一第二下部接合垫；提供一第二芯片，其包括：一密集区及与该密集区相邻的一稀疏区；多个上部垫，位于该第一下部接合垫及该第二下部接合垫上；多个第二重布线层，位于该等上部垫上；以及一第一重布线插塞及一第二重布线插塞，分别对应地位于该等第二重布线层上；以及将该第二芯片以面对面的方式接合至该第一芯片上，使该等上部垫与该第一下部接合垫及该第二下部接合垫接触，其中该第一重布线插塞位于该密集区且包括一第一深宽比，其中该第二重布线插塞位于该稀疏区且包括小于该第一深宽比的一第二深宽比。

由于本公开的半导体元件的设计，具有不同深宽比的第一重布线插塞及第二重布线插塞可用于微调不同重布线路径的电阻，结果，可提升半导体元件的性能。另外，可经由上部垫、第一下部接合垫及第一重布线层传输数据信号，而不经过导电特征、插塞结构及第一芯片的功能单元。结果，可减短透射距离，进而可提升半导体元件的性能。此外，由于透射距离更短，因此可降低半导体元件的功耗。

上文已相当广泛地概述本公开的特征及技术优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其他特征和优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例作为修改或设计其他结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

本公开的实施方式可从下列的详细描述并结合参阅附图得到最佳的理解。需要注意的是，根据在业界的标准实务做法，各种特征不一定是依照比例绘制。事实上，为了便于清楚讨论，各种特征的尺寸可任意放大或缩小。

图1以流程图的形式例示本公开一实施例的半导体元件的制造方法。

图2至图6以剖面示意图例示本公开一实施例的半导体元件的制造流程的一部分。

图7以平面示意图例示本公开一实施例的中间阶段的半导体元件。

图8是沿着图7中的剖线A-A’的剖面示意图。

图9以平面示意图例示本公开一实施例的中间阶段的半导体元件。

图10是沿着图9中的剖线A-A’的剖面示意图。

图11以平面示意图例示本公开一实施例的中间阶段的半导体元件。

图12是沿着图11中的剖线A-A’的剖面示意图。

图13以平面示意图例示本公开一实施例的中间阶段的半导体元件。

图14是沿着图13中的剖线A-A’的剖面示意图。

图15以剖面示意图例示本公开一实施例的半导体元件的制造流程的一部分。

图16至图21以剖面示意图例示本公开一些实施例的半导体元件。

其中，附图标记说明如下：

1A：半导体元件

1B：半导体元件

1C：半导体元件

1D：半导体元件

1E：半导体元件

1F：半导体元件

1G：半导体元件

10：方法

100：第一芯片

100FS：前表面

111：第一基板

113：第一中间介电层

115：底部介电层

117：顶部介电层

121：插塞结构

123：底部插塞

125：接垫

127：顶部插塞

131：第一重布线层

131TS：顶表面

131BS：底表面

141：第一底部钝化层

143：第一顶部钝化层

145：垫开口

147：垫开口

151：第一下部接合垫

153：第二下部接合垫

155：突起部

161：第一阻障层

163：第二阻障层

165：第三阻障层

165-1：U形突起

167：第四阻障层

165BS：底表面

300：第二芯片

300FS：前表面

311：第二基板

313：第二底部层间介电层

315：内连线层

317：第二顶部层间介电层

321：存储单元

331：第二底部钝化层

333：第二顶部钝化层

341：下部垫

343：上部垫

351：第一重布线插塞

353：第二重布线插塞

355：第二重布线层

361：第一支撑插塞

363：第二支撑插塞

500：第三芯片

611：模塑层

D1：距离

D2：距离

D3：距离

D4：距离

DR：密集区

LR：稀疏区

VL1：纵向高度

W1：宽度

W2：宽度

W3：宽度

具体实施方式

以下公开的内容提供许多不同的实施例或范例，用于实施所提供标的的不同特征。构件和排列的具体范例描述如下以简化本公开，而这些当然仅为范例，并非意图加以限制。在以下描述中，在第二特征上方或上形成第一特征可包含第一特征和第二特征被形成为直接接触的这种实施例，也可包含在第一特征和第二特征之间形成额外的特征使得第一特征和第二特征可不直接接触的这种实施例。另外，在本公开的各种范例中可能会使用重复的参考符号及/或用字，重复的目的在于简化与清楚说明，并非用以限定所讨论的各种实施例及/或配置之间的关系。

再者，空间相对用语例如“在…之下”、“在…下方”、“下”、“在…上方”、“上”等，是用以方便描述一构件或特征与其他构件或特征在图式中的相对关系。这些空间相对用语旨在涵盖除了图式中所示的方位以外，元件在使用或操作时的不同方位。装置可被另外定位(例如旋转90度或其他方位)，而本文所使用的空间相对叙述亦可相对应地进行解释。

应理解的是，当一构件或层被称为“连接至”或“耦接至”另一构件或层时，可以是直接连接或耦接至另一构件或层，或者可能存在中间构件或层。

应理解的是，虽然此处可能使用第一、第二等用语来描述各种构件，但这些构件不应受到这些用语的限制。除非另有说明，否则这些用语仅用于将一构件与另一构件区分。因此，例如，在不脱离本公开的教示的情况下，以下讨论的第一构件、第一组件或第一部分可以被称为第二构件、第二组件或第二部分。

除非本文另有说明，否则当提及方位、布局、位置、形状、尺寸、数量或其他量度时，此处所使用的例如“相同”、“等同”、“平面”或“共平面”的用语并不一定表示完全相同的方位、布局、位置、形状、尺寸、数量或其他量度，而是旨在涵盖例如由于制造制程而可能产生的变化在可接受范围内几乎相同的方位、布局、位置、形状、尺寸、数量或其他量度。本文可能使用“大致上(substantially)”的用语来反映此含义。举例而言，描述为“大致上相同”、“大致上等同”或“大致上平面”的物件可以是正好相同、等同或平面，或者也可以是在例如由于制造制程而可能产生的变化在可接受范围内相同、等同或平面。

在本公开中，半导体元件通常是指可以透过利用半导体特性而起作用的元件，且电光元件、发光显示元件、半导体电路、及电子元件都包含在半导体元件的类别中。

需注意的是，在本公开的描述中，上方(above)或上(up)对应于方向Z的箭头方向，下方(below)或下(down)对应于相反于方向Z的箭头方向。

图1以流程图的形式例示本公开一实施例的半导体元件1A的制造方法10。图2至6以剖面示意图例示本公开一实施例的半导体元件1A的制造流程的一部分。

参照图1至图4，在步骤S11，可提供一第一基板111，可在第一基板111上方形成一第一重布线层131，且可在第一基板111上形成一插塞结构121。

参照图2，在一些实施例中，第一基板111可包括完全由至少一种半导体材料所构成的一半导体块材基板、多个元件构件(为了清楚起见并未绘示)、多个介电层(为了清楚起见并未绘示)及多个导电部件(为了清楚起见并未绘示)。举例来说，半导体块材基板可由元素半导体(例如硅或锗)、化合物半导体(例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他III-V族化合物半导体或II-VI族化合物半导体)或其组合所构成。

在一些实施例中，第一基板111可更包含绝缘体上半导体结构，其从底部到顶部由操作基板、绝缘层及最顶部的半导体材料层所组成，操作基板及最顶部的半导体材料层可由与前述半导体块材基板相同的材料所形成。绝缘层可为结晶或非结晶介电材料，例如氧化物及/或氮化物。例如，绝缘层可为介电氧化物，例如氧化硅。又例如，绝缘层可为介电氮化物，例氮化硅或氮化硼。再例如，绝缘层可包含介电氧化物及介电氮化物的叠层，例如以任何顺序堆叠的氧化硅及氮化硅或氮化硼的叠层。绝缘层可具有大约10nm至大约200nm之间的厚度。

需注意的是，形容本公开的成分、组成或反应物的数量所使用的用语“大约”意指例如经由用于制作浓缩物或溶液的典型测量及液体处理过程中会发生的数值变化。再者，变化可能源自于测量过程中的疏忽错误、用于制造组合物或实施方法等的成分的制造、来源或纯度的差异。一方面，“大约”的用语表示介于报告数值的10％以内。另一方面，“大约”的用语表示介于报告数值的5％以内。又另一方面，“大约”的用语表示介于报告数值的10、9、8、7、6、5、4、3、2或1％以内。

多个元件构件可形成于第一基板111上，多个元件构件的一些部分可形成于第一基板111上，多个元件构件可为晶体管，例如互补式金属氧化物半导体晶体管、金属氧化物半导体场效晶体管、鳍式场效晶体管、类似的晶体管、或其组合。

多个介电层可形成于第一基板111上，并覆盖多个元件构件。在一些实施例中，多个介电层可由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料、类似的材料、或其组合所形成。低k介电材料可具有小于3.0或甚至小于2.5的介电常数。在一些实施例中，低k介电材料可具有小于2.0的介电常数。可借由沉积制程(例如化学气相沉积制程、等离子体增强化学气相沉积制程、或类似的沉积制程)形成多层介电层。可在沉积制程之后进行平坦化制程，以去除多余的材料并为后续的制程步骤提供大致上平坦的表面。

多个导电部件可包含多层内连线层、多个导电通孔及多个导电垫。内连线层可彼此分离且可沿着方向Z水平地设置于多个介电层内。在本实施例中，最顶层的内连线层可作为导电垫。导电通孔可连接沿着方向Z的相邻内连线层、相邻的元件构件与内连线层、及相邻的导电垫与内连线层。在一些实施例中，导电通孔可改善散热且可提供结构支撑。在一些实施例中，多个导电部件可由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合所形成。可在形成多个介电层的期间形成多个导电部件。

在一些实施例中，多个元件构件及多个导电部件可共同构成多个功能单元。在本公开描述的内容中，一功能单元通常意指有关于功能的电路，其基于功能目的被区分成不同的单元。在一些实施例中，功能单元通常可为高度复杂的电路，例如处理器核心或加速器单元。在一些其他实施例中，一功能单元的复杂性及功能性可能更加复杂或者比较简单。

参照图2，可在第一基板111上形成一底部介电层115。在一些实施例中，底部介电层115可由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料、类似的材料、或其组合所形成。可借由沉积制程(例如化学气相沉积制程、等离子体增强化学气相沉积制程、或类似的沉积制程)形成底部介电层115。可在沉积制程之后进行平坦化制程，以去除多余的材料并为后续的制程步骤提供大致上平坦的表面。

参照图2，一底部插塞123可沿着底部介电层115形成并电性耦接至第一基板111内对应的其中一个元件构件。换言之，底部插塞123可与第一基板111内的功能单元结合。在一些实施例中，底部插塞123可由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合所形成。在本实施例中，底部插塞123可由铝及铜的合金所形成。

参照图2，可在底部插塞123上形成一接垫125。接垫125的宽度W2可大于底部插塞123的宽度W1。在一些实施例中，接垫125可由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合所形成。在一些实施例中，可借由进行毯覆式沉积制程和后续的图案化及蚀刻制程形成接垫125。

参照图3，可在底部介电层115上形成一顶部介电层117，且其覆盖接垫125。顶部介电层117可由与底部介电层115相同的材料所形成，此处不再赘述。可借由沉积制程(例如化学气相沉积制程、等离子体增强化学气相沉积制程、或类似的沉积制程)形成顶部介电层117。可在沉积制程之后进行平坦化制程，以去除多余的材料并为后续的制程步骤提供大致上平坦的表面。底部介电层115及顶部介电层117可共同构成一第一层间介电层113。

参照图3，第一重布线层131可形成于第一层间介电层113上。在一些实施例中，第一重布线层131可由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合所形成。在一些实施例中，可借由进行毯覆式沉积制程和后续的图案化及蚀刻制程形成第一重布线层131。在一些实施例中，第一重布线层131没有电性耦接至第一基板111内的任何功能单元。

参照图4，一第一底部钝化层141可形成于第一层间介电层113上。在一些实施例中，第一底部钝化层141可由例如氧化硅、氮化硅、氧氮化硅、氮氧化硅、氮化碳硅、或其组合所形成。在一些实施例中，底部钝化层141可由例如包含聚酰亚胺、聚苯并恶唑、苯并环丁烯、环氧树脂、硅树脂、丙烯酸酯、奈米填充的酚醛树脂、硅氧烷、氟化聚合物、聚降冰片烯、或类似的材料的聚合物层所形成。可进行平坦化制程直到第一重布线层131的顶表面131TS露出，以去除多余的材料并为后续的制程步骤提供大致上平坦的表面。

需注意的是，在本公开的描述中，构件(或部件)沿着方向Z位于最高垂直高度的一表面称为构件(或部件)的一顶表面。构件(或部件)沿着方向Z位于最低垂直高度的一表面称为构件(或部件)的一底表面。

参照图4，一顶部插塞127可沿着第一底部钝化层141形成，并延伸至顶部介电层117，且位于接垫125上。顶部插塞127的宽度W3可大于底部插塞123的宽度W1，顶部插塞127的宽度W3可小于接垫125的宽度W2。在一些实施例中，顶部插塞127可由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合所形成。可进行图案化制程，以一遮罩层(为了清楚起见并未绘示)遮盖第一重布线层131，进而形成一插塞开口(为了清楚起见并未绘示)露出接垫125的一部分。可进行后续的沉积制程，以沉积上述材料填充插塞开口。然后可进行平坦化制程直到第一重布线层131的顶表面131TS露出，以去除多余的材料并同时形成顶部插塞127。在本实施例中，顶部插塞127可包含钨。

底部插塞123、焊垫125及顶部插塞127可共同构成插塞结构121，插塞结构121可电性耦接至第一基板111内对应的其中一个元件构件。换言之，插塞结构121可与第一基板111内的功能单元结合。

参照图1、图5及图6，在步骤S13，可在第一重布线层131上形成一第一下部接合垫151，且可在插塞结构121上形成一第二下部接合垫153，以构成第一芯片100。

参照图5，可在第一底部钝化层141上形成一第一顶部钝化层143。在一些实施例中，第一顶部钝化层143可由例如聚苯并恶唑、聚酰亚胺、苯并环丁烯、味之素积层膜(Ajinomoto Build-up Film)、阻焊膜、或类似的材料的聚合材料所形成。聚合材料(例如聚酰亚胺)可具有许多吸引人的特性，例如能够填充高深宽比的开口、具有相对低的介电常数(大约3.2)、简易的沉积制程、减少下层内出现尖锐的特征或阶梯、及在固化后耐高温。在一些实施例中，第一顶部钝化层143可借由例如旋涂、积层、沉积或类似的方式所形成。沉积可包含化学气相沉积，例如等离子体增强化学气相沉积。等离子体增强化学气相沉积的制程温度可介于大约350℃和大约450℃之间，等离子体增强化学气相沉积的制程压力可介于大约2.0Torr和大约2.8Torr之间，等离子体增强化学气相沉积的制程时间可介于大约8秒和大约12秒之间。

参照图5，在一些实施例中，可沿着第一顶部钝化层143形成多个垫开口145、垫开口147，第一重布线层131可经由垫开口145露出且顶部插塞127可经由垫开口147露出。可借由光微影制程和后续的蚀刻制程形成多个垫开口145、垫开口147。在一些实施例中，蚀刻制程可为使用氩气及四氟甲烷作为蚀刻剂的异向性干式蚀刻制程，蚀刻制程的制程温度可介于大约120℃和大约160℃之间，蚀刻制程的制程压力可介于大约0.3Torr和大约0.4Torr之间，蚀刻制程的制程时间可介于大约33秒和大约39秒之间。或者，在一些实施例中，蚀刻制程可为使用氦气及三氟化氮作为蚀刻剂的异向性干式蚀刻制程，蚀刻制程的制程温度可介于大约80℃和大约100℃之间，蚀刻制程的制程压力可介于大约1.2Torr和大约1.3Torr之间，蚀刻制程的制程时间可介于大约20秒和大约30秒之间。

参照图6，可形成导电材料填充多个垫开口145、垫开口147，以分别对应地形成第一下部接合垫151及第二下部接合垫153。在一些实施例中，导电材料可为例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合。在一些实施例中，可借由溅镀或化学镀，依序以导电材料填充多个垫开口145、垫开口147。例如，当使用铝铜材料作为溅镀源，借由溅镀填充多个垫开口145、垫开口147时，溅镀的制程温度可介于大约100℃和大约400℃之间，溅镀的制程压力可介于大约1mTorr和大约100mTorr之间。举出另一范例，可借由使用电镀液的电镀制程填充多个垫开口145、垫开口147。电镀液可包含硫酸铜、甲磺酸铜、葡萄糖酸铜、胺基磺酸铜、硝酸铜、磷酸铜或氯化铜。电镀液的pH值可介于大约2和大约6之间或大约3和大约5之间，电镀制程的制程温度可以保持在大约40℃和大约75℃之间或大约50℃和大约70℃之间。

参照图6，第一下部接合垫151可形成于垫开口145中且可电性连接至第一重布线层131。需注意的是，第一下部接合垫151并没有电性耦接至第一基板111内的任何功能单元。第二下部接合垫153可形成于垫开口147中且可电性连接至顶部插塞127，亦即，第二下部接合垫153可借由插塞结构121与第一基板111内的功能单元结合。

参照图6，第一基板111、第一介电层113、插塞结构121、第一重布线层131、第一底部钝化层141、第一顶部钝化层143、第一下部接合垫151及第二下部接合垫153共同构成第一芯片100。在一些实施例中，第一芯片100可配置为逻辑芯片。第一芯片100可包含一前表面100FS。应注意的是，在本公开的描述中，“前”表面的用语是指其上形成元件构件及导电特征的结构的主表面的技术用语。在本实施例中，第一芯片100的前表面100FS可为第一顶部钝化层143的顶表面。

图7以平面示意图例示本公开一实施例的中间阶段的半导体元件。图8是沿着图7中的剖线A-A’的剖面示意图。

参照图1、图7及图8，在步骤S15，可提供一第二基板311，其包括一密集区DR及一稀疏区LR，可在第二基板311上方形成多个存储单元321，且可在多个存储单元321上方形成多个下部垫341。

参照图7及图8，可提供第二基板311，第二基板311可包含密集区DR及与密集区DR相邻的稀疏区LR。

参照图7及图8，在一些实施例中，第二基板311可为完全由至少一种半导体材料所构成的半导体块材基板，半导体块材基板不包含任何介电质、绝缘层或导电特征。举例来说，半导体块材基板可由元素半导体(例如硅或锗)、化合物半导体(例如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、或其他III-V族化合物半导体或II-VI族化合物半导体)或其组合所构成。

在一些实施例中，第二基板311可包含绝缘体上半导体结构，其从底部到顶部由操作基板、绝缘层及最顶部的半导体材料层所组成，操作基板及最顶部的半导体材料层可由与前述半导体块材基板相同的材料所形成。绝缘层可为结晶或非结晶介电材料，例如氧化物及/或氮化物。例如，绝缘层可为介电氧化物，例如氧化硅。又例如，绝缘层可为介电氮化物，例氮化硅或氮化硼。再例如，绝缘层可包含介电氧化物及介电氮化物的叠层，例如以任何顺序堆叠的氧化硅及氮化硅或氮化硼的叠层。绝缘层可具有大约10nm至200nm之间的厚度。

多个元件构件(为了清楚起见并未绘示)可形成于第二基板311上，多个元件构件的一些部分可形成于第二基板311上，多个元件构件可为晶体管，例如互补式金属氧化物半导体晶体管、金属氧化物半导体场效晶体管、鳍式场效晶体管、类似的晶体管、或其组合。

参照图7及图8，一第二底部层间介电层313可形成于第二基板311上并覆盖多个元件构件。在一些实施例中，第二底部层间介电层313可为叠层结构。第二底部层间介电层313可包含多个绝缘子层(为了清楚起见并未绘示)，每一绝缘子层可具有介于大约0.5微米和大约3.0微米之间的厚度。多个绝缘子层可由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料、类似的材料、或其组合所形成。多个绝缘子层可由不同的材料所形成，并不限定于此。

可在第二底部层间介电层313内形成多个导电特征(为了清楚起见并未绘示)，多个导电特征可包含多层内连线层及多个导电通孔。内连线层可彼此分离且可沿着方向Z水平地设置于第二底部层间介电层313内。导电通孔可连接沿着方向Z的相邻内连线层及相邻的元件构件与内连线层。在一些实施例中，导电通孔可改善散热且可提供结构支撑。在一些实施例中，多个导电部件可由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合所形成。可在形成第二底部层间介电层313的期间形成多个导电特征。

参照图7及图8，多个存储单元321可形成于第二底部层间介电层313内。在一些实施例中，多个存储单元321可配置为电容阵列。在一些实施例中，多个存储单元321可配置为浮动阵列。在一些实施例中，密集区DR上方的多个存储单元321的密度可大于稀疏区LR上方的多个存储单元321的密度。多个存储单元321的密度可定义为多个存储单元321的数量除以含有多个存储单元321的一特定表面积。在一些实施例中，稀疏区LR上方的存储单元321的数量可为零。

参照图7及图8，多个内连线层315可形成于第二底部层间介电层313内，多个内连线层315可分别对应地电性耦接至多个存储单元321及多个第二元件构件。在一些实施例中，多个内连线层315可视为多个导电特征的一部分。

参照图7及图8，一第二底部钝化层331可形成于第二底部层间介电层313上。在一些实施例中，第二底部钝化层331可由例如聚苯并恶唑、聚酰亚胺、苯并环丁烯、味之素积层膜、阻焊膜、或类似的材料的聚合材料所形成。聚合材料(例如聚酰亚胺)可具有许多吸引人的特性，例如能够填充高深宽比的开口、具有相对低的介电常数(大约3.2)、简易的沉积制程、减少下层内出现尖锐的特征或阶梯、及在固化后耐高温。在一些实施例中，第二底部钝化层331可借由例如旋涂、积层、沉积或类似的方式所形成。沉积可包含化学气相沉积，例如等离子体增强化学气相沉积。等离子体增强化学气相沉积的制程温度可介于大约350℃和大约450℃之间，等离子体增强化学气相沉积的制程压力可介于大约2.0Torr和大约2.8Torr之间，等离子体增强化学气相沉积的制程时间可介于大约8秒和大约12秒之间。

参照图7及图8，多个下部垫341可分别对应地形成多个内连线层315上。在一些实施例中，可在第二底部钝化层331内形成多个垫开口(图7及图8中并未绘示出)，且可形成导电材料以填充垫开口，进而形成多个下部垫341。可借由光微影制程和后续的蚀刻制程形成垫开口。在一些实施例中，蚀刻制程可为使用氩气及四氟甲烷作为蚀刻剂的异向性干式蚀刻制程，蚀刻制程的制程温度可介于大约120℃和大约160℃之间，蚀刻制程的制程压力可介于大约0.3Torr和大约0.4Torr之间，蚀刻制程的制程时间可介于大约33秒和大约39秒之间。或者，在一些实施例中，蚀刻制程可为使用氦气及三氟化氮作为蚀刻剂的异向性干式蚀刻制程，蚀刻制程的制程温度可介于大约80℃和大约100℃之间，蚀刻制程的制程压力可介于大约1.2Torr和大约1.3Torr之间，蚀刻制程的制程时间可介于大约20秒和大约30秒之间。在一些实施例中，导电材料可为例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合。

在一些实施例中，可借由溅镀或化学镀，依序以导电材料填充垫开口。例如，当使用铝铜材料作为溅镀源，借由溅镀填充垫开口时，溅镀的制程温度可介于大约100℃和大约400℃之间，溅镀的制程压力可介于大约1mTorr和大约100mTorr之间。举出另一范例，可借由使用电镀液的电镀制程填充垫开口。电镀液可包含硫酸铜、甲磺酸铜、葡萄糖酸铜、胺基磺酸铜、硝酸铜、磷酸铜或氯化铜。电镀液的pH值可介于大约2和大约6之间或大约3和大约5之间，电镀制程的制程温度可以保持在大约40℃和大约75℃之间或大约50℃和大约70℃之间。

图9以平面示意图例示本公开一实施例的中间阶段的半导体元件。图10是沿着图9中的剖线A-A’的剖面示意图。

参照图1、图9及图10，在步骤S17，可在多个下部垫341上形成多个第一重布线插塞351及多个第二重布线插塞353，且可在第二基板311上方形成多个第一支撑插塞361及多个第二支撑插塞363。

参照图9及图10，一第二顶部层间介电层317可形成于第三底部钝化层331上。在一些实施例中，第二顶部层间介电层317可由例如氧化硅、硼磷硅酸盐玻璃、未掺杂的硅酸盐玻璃、氟化硅酸盐玻璃、低k介电材料、类似的材料、或其组合所形成。

参照图9及图10，多个第一重布线插塞351、多个第二重布线插塞353、多个第一支撑插塞361及多个第二支撑插塞363可形成于第二顶部层间介电层317内，而为了简洁、清楚及便于说明，仅描述出一个第一重布线插塞351、一个第二重布线插塞353、一个第一支撑插塞361及一个第二支撑插塞363。

参照图9及图10，第一重布线插塞351可形成于密集区DR上方的下部垫341上，亦即，第一重布线插塞351可形成密集区DR上方。在一些实施例中，第一重布线插塞351的轮廓可与密集区DR上方的下部垫341对齐。第二重布线插塞353可形成于稀疏区LR上方的下部垫341上，亦即，第二重布线插塞353可形成于稀疏区LR上方。在一些实施例中，第二重布线插塞353的轮廓可与稀疏区LR上方的下部垫341对齐。

参照图9及图10，在一些实施例中，可分开形成第一重布线插塞351及第二重布线插塞353。例如，第一重布线插塞351可借由电镀形成且可由例如铜所构成，而第二重布线插塞353可借由溅镀或化学气相沉积形成且可由例如铝所构成。

在一些实施例中，第一重布线插塞351的宽度W4可小于第二重布线插塞353的宽度W5。在一些实施例中，第一重布线插塞351的深宽比可大于第二重布线插塞353的深宽比。深宽比定义为重布线插塞的高度除以重布线插塞的宽度。

在一些实施例中，第一支撑插塞361及第二支撑插塞363可由例如钨、钴、锆、钽、钛、铝、钌、铜、金属碳化物(例如，碳化钽、碳化钛、碳化钽镁)、金属氮化物(例如氮化钛)、过渡金属铝化物、或其组合所形成。可进行图案化制程，以一遮罩层(为了清楚起见并未绘示)遮盖第一重布线插塞351及第二重布线插塞353，进而沿着第二顶部层间介电层317形成多个插塞开口(为了清楚起见并未绘示)。可进行后续的沉积制程，以沉积上述材料填充插塞开口。然后可进行平坦化制程直到第二顶部层间介电层317的顶表面露出，以去除多余的材料并同时形成第一支撑插塞361及第二支撑插塞363可。

在一些实施例中，密集区DR上方一对相邻的第一重布线插塞351与第一支撑插塞361之间的一距离D1可大约相同于一对相邻的密集区DR上方的第一支撑插塞361与密集区DR上方的第二支撑插塞363之间的一距离D2。在一些实施例中，密集区DR上方一对相邻的第一重布线插塞351与第一支撑插塞361之间的距离D1可不同于一对相邻的密集区DR上方的第一支撑插塞361与密集区DR上方的第二支撑插塞363之间的距离D2。

在一些实施例中，稀疏区LR上方一对相邻的第二重布线插塞353与第一支撑插塞361之间的一距离D3可大约相同于一对相邻的稀疏区LR上方的第一支撑插塞361与稀疏区LR上方的第二支撑插塞363之间的一距离D4。在一些实施例中，稀疏区LR上方一对相邻的第二重布线插塞353与第一支撑插塞361之间的距离D3可不同于一对相邻的稀疏区LR上方的第一支撑插塞361与稀疏区LR上方的第二支撑插塞363之间的距离D4。

在一些实施例中，密集区DR上方一对相邻的第一重布线插塞351与第一支撑插塞361之间的一距离D1可大约相同于稀疏区LR上方一对相邻的第二重布线插塞353与第一支撑插塞361之间的距离D3。在一些实施例中，密集区DR上方一对相邻的第一重布线插塞351与第一支撑插塞361之间的一距离D1可不同于稀疏区LR上方一对相邻的第二重布线插塞353与第一支撑插塞361之间的距离D3。

图11以平面示意图例示本公开一实施例的中间阶段的半导体元件，图12是沿着图11中的剖线A-A’的剖面示意图。

参照图1、图11及图12，在步骤S19，可在多个第一重布线插塞351、多个第二重布线插塞353、多个第一支撑插塞361及多个第二支撑插塞363上形成多个第二重布线层355。

参照图11及图12，多个第二重布线层355可形成于第二顶部层间介电层317上。为了简洁、清楚及便于说明，仅描述出密集区DR上方的一层第二重布线层355及稀疏区LR上方的一层第二重布线层355。密集区DR上方的第二重布线层355可形成于第一重布线插塞351、密集区DR上方的第一支撑插塞361及密集区DR上方的第二支撑插塞363上。密集区DR上方的第一支撑插塞361及密集区DR上方的第二支撑插塞363可为浮动的。

稀疏区LR上方的第二重布线层355可形成于第二重布线插塞353、稀疏区LR上方的第一支撑插塞361及稀疏区LR上方的第二支撑插塞363上。稀疏区LR上方的第一支撑插塞361及稀疏区LR上方的第二支撑插塞363可为浮动的。

第一支撑插塞361及第二支撑插塞363可在稍后将说明的后续的接合制程期间提供额外的支撑。形成第二重布线层355的过程可与第一重布线层131类似，此处不再赘述。

图13以平面示意图例示本公开一实施例的中间阶段的半导体元件，图14是沿着图13中的剖线A-A’的剖面示意图。

参照图11、图13及图14，在步骤S21，可在多个第二重布线层355上形成多个上部垫343，以构成一第二芯片300。

参照图13及图14，一第二顶部钝化层333可形成于第二顶部层间介电层317上，以覆盖多个第二重布线层355。多个上部垫343可分别对应地形成于多个第二重布线层355上。在一些实施例中，多个上部垫343可分别对应地形成于多个第二支撑插塞363上方。

第二基板311、第二底部层间介电层313、多个内连线层315、第二顶部层间介电层317、多个存储单元321、第二底部钝化层331、多个下部垫341、多个第一重布线插塞351、多个第二重布线插塞353、多个第一支撑插塞361、多个第二支撑插塞363、多个第二重布线层355、第二顶部钝化层333及多个上部垫343共同构成第二芯片300，第二芯片300可包含一前表面300FS。在本实施例中，第二芯片300的前表面300FS可为第二顶部钝化层333的顶表面。

在一些实施例中，第二芯片300可配置为存储器芯片，多个上部垫343可配置为第二芯片300的输入/输出。多个第一重布线插塞351、多个第二重布线插塞353及多个第二重布线层355可与多个上部垫343结合，以将多个存储单元321的信号传输至多个上部垫343。

图15以剖面示意图例示本公开一实施例的半导体元件1A的制造流程的一部分。

参照图1及图15，在步骤S23，可将第二芯片300接合至第一芯片100上，以形成半导体元件1A。

参照图15，可借由混合式接合制程以面对面的配置将第二芯片300接合至第一芯片100上，第二芯片300的前表面300FS可接合至第一芯片100的前表面100FS上。在混合式接合制程之后，第二芯片300(配置为存储器芯片)及第一芯片100(配置为逻辑芯片)可共同构成集成电路封装。例如，位于密集区DR的上部垫343可设置于第二下部接合垫153上，位于稀疏区LR的上部垫343可设置于第一下部接合垫151上。

在一些实施例中，混合式接合制程可为例如热压接合、钝化盖层辅助接合或表面活化接合。例如，混合式接合制程可包含将第二芯片300的第二顶部钝化层333及第一顶部钝化层143所露出的表面活化(例如，在等离子体制程期间)、在活化之后清洁第二顶部钝化层333及第一顶部钝化层143、使第二顶部钝化层333经过活化的表面与第一顶部钝化层143经过活化的表面接触、及进行热退火制程以加强第二顶部钝化层333与第一顶部钝化层143之间的接合。

在一些实施例中，混合式接合制程的制程压力可介于大约100MPa和大约150MPa之间。在一些实施例中，混合式接合制程的制程温度可介于大约室温(例如，25℃)和大约400℃之间。在一些实施例中，可使用例如湿式化学清洁及气相(gas/vapor-phase)热处理的表面处理，以降低混合式接合制程的制程温度或缩短混合式接合制程的耗时。

在一些实施例中，混合式接合制程可包含介电质-介电质接合、金属-金属接合及金属-介电质接合。介电质-介电质接合可源自第二顶部钝化层333与第一顶部钝化层143之间的接合，金属-金属接合可源自第一下部接合垫151与上部垫343之间以及第二下部接合垫153与上部垫343的接合，金属-介电质接合可源自第一顶部钝化层143与多个上部垫343之间以及第二顶部钝化层333与第一下部接合垫151及/或第二下部接合垫153之间的接合。

在一些实施例中，当第一顶部钝化层143及第二顶部钝化层333由例如氧化硅或氮化硅形成时，第一顶部钝化层143与第二顶部钝化层333之间的接合可基于亲水性接合机制。可在接合之前对第一顶部钝化层143及第二顶部钝化层333施加亲水性表面改性。

在一些实施例中，当第一顶部钝化层143及第二顶部钝化层333由例如聚酰亚胺、苯并环丁烯和聚苯并恶唑的聚合物粘着剂形成时，第一顶部钝化层143与第二顶部钝化层333之间的接合可基于热压接合。

在一些实施例中，可在接合制程之后进行热退火制程，以增强介电质与介电质之间的接合，并引起金属与金属接合的热膨胀，进而进一步提升接合品质。

具有不同深宽比及/或材料的第一重布线插塞351及第二重布线插塞353可用于微调不同重布线路径的电阻，结果，可提升半导体元件1A的性能。

图16至图21以剖面示意图例示本公开一些实施例的半导体元件1B、1C、1D、1E、1F及1G。

参照图16，半导体元件1B可具有与图15所例示的结构相似的结构。图16中与图15相同或相似的构件标记成类似的标号且省略重复的描述。

参照图16，位于稀疏区LR的上部垫343可设置于第二下部接合垫153上。亦即，位于稀疏区LR的上部垫343可经由插塞结构121与第一芯片100的功能单元结合。信号(例如控制信号)可从第一芯片100经由插塞结构121、第二下部接合垫153及位于稀疏区LR的上部垫343传输至多个存储单元321。位于密集区DR的上部垫343可设置于第一下部接合垫151上。信号(例如数据信号)可从多个存储单元321经由位于密集区DR的上部垫343、第一下部接合垫151及第一重布线层131传输至外部读取单元，而不经过导电特征、插塞结构121及第一芯片100的功能单元。

参照图17，半导体元件1C可具有与图15所例示的结构相似的结构。图17中与图15相同或相似的构件标记成类似的标号且省略重复的描述。

参照图17，半导体元件1C可包含设置于第一顶部钝化层143与第二下部接合垫153之间、顶部插塞127与第二下部接合垫153之间、及第二下部接合垫153与第一底部钝化层141之间的一第一阻障层161。第一阻障层161可由例如钛、氮化钛或其组合所形成，可借由例如原子层沉积、物理气相沉积、化学气相沉积或其他适用的沉积制程形成第一阻障层161。

参照图18，半导体元件1D可具有与图15所例示的结构相似的结构。图18中与图15相同或相似的构件标记成类似的标号且省略重复的描述。

参照图18，半导体元件1D可包含设置于第一底部钝化层141与顶部插塞127之间、顶部介电层117与顶部插塞127之间、及接垫125与顶部插塞127之间的一第二阻障层163。第二阻障层163可由例如钛、氮化钛或其组合所形成，可借由例如原子层沉积、物理气相沉积、化学气相沉积或其他适用的沉积制程形成第二阻障层163。

参照图19，半导体元件1E可具有与图15所例示的结构相似的结构。图19中与图15相同或相似的构件标记成类似的标号且省略重复的描述。

参照图19，半导体元件1E可包含设置于第一底部钝化层141与顶部插塞127之间、顶部介电层117与顶部插塞127之间、及接垫125与顶部插塞127之间的一第二阻障层163。在一些实施例中，第二阻障层163可具有朝接垫125延伸的U形剖面轮廓。第二阻障层163的顶表面及顶部插塞127的顶表面可内凹至第一重布线层131的顶表面131TS与底表面131BS之间的纵向高度VL1。

参照图19，一第三阻障层165可顺应性地设置于第二下部接合垫153与顶部插塞127之间。在一些实施例中，第三阻障层165还可包含朝顶部插塞127延伸的一U形突起165-1，换言之，U形突起165-1的底表面165BS(亦即，第三阻障层165的底表面)可低于第一重布线层131的顶表面131TS且高于第一重布线层131的底表面131BS。因此，第二下部接合垫153还可包含朝顶部插塞127延伸且设置于U形突起165-1所构成的凹口内的一突起部155。在一些实施例中，U形突起165-1的底表面165BS可为圆滑的。在一些实施例中，U形突起165-1的底表面165BS可大致上为平坦的。

参照图19，一第四阻障层167可顺应性地设置于第一下部接合垫151与第一重布线层131之间。第三阻障层165及第四阻障层167可由与第一四阻障层161相同的材料所形成，此处不再赘述。

参照图20，半导体元件1F可具有与图15所例示的结构相似的结构。图20中与图15相同或相似的构件标记成类似的标号且省略重复的描述。

参照图20，可在第一芯片100上形成一模塑层611，以覆盖第二芯片300。在一些实施例中，模塑层611可由例如聚苯并恶唑、聚酰亚胺、苯并环丁烯、环氧树脂积层或氟化氢铵的模塑材料所形成，可借由压缩模塑成型、传递模塑成型、液体密封剂模塑成型或类似的方式形成模塑层611。例如，模塑材料可以液体形式进行点胶，之后，进行固化制程以将模塑材料固化。模塑材料的形成可溢出第一芯片100，使得模塑材料可完全覆盖第二芯片300。第一芯片100、第二芯片300及模塑层611共同构成半导体元件1F。

参照图21，半导体元件1G可具有与图15所例示的结构相似的结构。图21中与图15相同或相似的构件标记成类似的标号且省略重复的描述。

参照图21，第一芯片100可包含另一组插塞结构121、第一重布线层131、第一下部接合垫151及第二下部接合垫153，如第一芯片100的左侧所示。第二芯片300可以与图15所例示的相同方式设置于第一芯片100上，此处不再赘述。

参照图21，可以类似于图7至图14所例示的第二芯片300提供一第三芯片500，此处不再赘述。可以类似于图15所例示的过程将第三芯片500接合至第一芯片100的左侧上，此处不再赘述。

本公开的一方面提供一种半导体元件，包括一第一芯片以及一第二芯片。第一芯片包括：一第一基板、位于该第一基板上方的一第一重布线层、位于该第一重布线层上的一第一下部接合垫、及位于该第一基板上方并远离该第一下部接合垫的一第二下部接合垫。第二芯片包括：一密集区及与该密集区相邻的一稀疏区；多个上部垫，位于该第一下部接合垫及该第二下部接合垫上；多个第二重布线层，位于该等上部垫上；以及一第一重布线插塞及一第二重布线插塞，分别对应地位于该等第二重布线层上，其中该第一重布线插塞位于该密集区且包括一第一长宽比，其中该第二重布线插塞位于该稀疏区且包括小于该第一深宽比的一第二深宽比。

本公开的另一方面提供一种半导体元件，包括一第一芯片以及一第二芯片。第一芯片包括：一第一基板、位于该第一基板上方的一第一重布线层、位于该第一重布线层上的一第一下部接合垫、位于该第一基板上方并远离该第一下部接合垫的一第二下部接合垫、及一插塞结构，位于该第二下部接合垫与该第一基板之间。第二芯片包括：一密集区及与该密集区相邻的一稀疏区；多个上部垫，位于该第一下部接合垫及该第二下部接合垫上；多个第二重布线层，位于该等上部垫上；以及一第一重布线插塞及一第二重布线插塞，分别对应地位于该等第二重布线层上，其中该第一重布线插塞位于该密集区、电性耦接至该第一重布线层且包括一第一深宽比，其中该第二重布线插塞位于该稀疏区、电性耦接至该插塞结构且包括小于该第一深宽比的一第二深宽比。

本公开的另一方面提供一种半导体元件的制造方法，提供一第一芯片，其包括一第一基板、位于该第一基板上方的一第一重布线层、位于该第一重布线层上的一第一下部接合垫、及位于该第一基板上方并远离该第一下部接合垫的一第二下部接合垫；提供一第二芯片，其包括：一密集区及与该密集区相邻的一稀疏区；多个上部垫，位于该第一下部接合垫及该第二下部接合垫上；多个第二重布线层，位于该等上部垫上；以及一第一重布线插塞及一第二重布线插塞，分别对应地位于该等第二重布线层上；以及将该第二芯片以面对面的方式接合至该第一芯片上，使该等上部垫与该第一下部接合垫及该第二下部接合垫接触，其中该第一重布线插塞位于该密集区且包括一第一深宽比，其中该第二重布线插塞位于该稀疏区且包括小于该第一深宽比的一第二深宽比。

由于本公开的半导体元件的设计，具有不同深宽比的第一重布线插塞351及第二重布线插塞353可用于微调不同重布线路径的电阻，结果，可提升半导体元件1A的性能。另外，可经由上部垫343、第一下部接合垫151及第一重布线层131传输数据信号，而不经过导电特征、插塞结构121及第一芯片100的功能单元。结果，可减短透射距离，进而可提升半导体元件1A的性能。此外，由于透射距离更短，因此可降低半导体元件1A的功耗。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，上述讨论的许多制程可用不同的方法实施且以其他制程或其组合加以替代。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。所属技术领域中具有通常知识者可自本公开的揭示内容理解，可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。