一种高电子迁移率晶体管及其制备方法

技术领域

本申请属于半导体技术领域，具体涉及一种高电子迁移率晶体管及其制备方法。

背景技术

GaN基高电子迁移率晶体管(HEMT)于1993年发明，基于极化电荷诱导的AlGaN/GaN异质界面处的二维电子气(2DEG)，由于其大功率和高速应用，吸引了巨大的研究兴趣。为了与互补金属氧化物半导体(CMOS)工艺兼容，在硅衬底上外延GaN可与CMOS工艺兼容，可以降低成本，具有较好的工业前景。但是，GaN和Si衬底之间的热失配和晶格失配导致外延层中高密度的位错和缺陷，部分缺陷和位错会部分位错甚至贯穿整个外延层，这种位错在缓冲层内会作为漏电通道，严重影响HEMT器件性能。背势垒结构可以有效的增加2DEG的沟道限域性，从而降低漏电提高击穿电压。然而，现有材料制备的背势垒结构增加沟道限域性的作用很有限，提高击穿电压的效果不够理想。

如何解决GaN基功率器件泄漏电流、击穿电压低的情况，是目前需要解决的问题。

发明内容

本申请提供一种高电子迁移率晶体管及其制备方法，旨在解决HEMT泄漏电流、击穿电压低的问题。

一方面，本申请提供一种高电子迁移率晶体管，包括层叠设置的衬底层、缓冲层、阻挡层、背势垒层、沟道层、势垒层以及设于所述势垒层上的源极、栅极和漏极；

其中，所述背势垒层的材料包括：BAlN。

在一些实施例中，所述BAlN材料的化学式为B

在一些实施例中，所述背势垒层中的B摩尔含量为固定值；或者

沿靠近所述沟道层的方向，所述背势垒层中的B摩尔含量逐渐增大。

在一些实施例中，所述阻挡层包括C掺杂GaN材料，其中，所述C掺杂GaN材料中C掺杂量为1×10

在一些实施例中，所述势垒层的材料包括AlGaN，AlGaN的化学式为Al

在一些实施例中，所述势垒层中的Al摩尔含量为固定值；或者，

沿背离所述沟道层的方向，所述势垒层中的Al摩尔含量逐渐增大。

在一些实施例中，所述衬底层的材料选自Si、SiC、蓝宝石或AlN中的任意一种；和/或，

所述缓冲层的材料选自AlN、AlGaN或GaN中的至少一种；和/或，

所述沟道层的材料为GaN。

在一些实施例中，所述缓冲层的厚度为0～2500nm；和/或，

所述阻挡层的厚度为200～5000nm；和/或，

所述背势垒层的厚度为1～500nm；和/或，

所述沟道层的厚度为5～1000nm；和/或，

所述势垒层的厚度为5～50nm。

在一些实施例中，所述高电子迁移率晶体管还包括成核层、插入层或帽层中的至少一层，其中，

所述成核层位于所述衬底层和所述缓冲层之间；和/或，

所述插入层位于所述沟道层和所述势垒层之间；和/或，

所述帽层位于所述势垒层背离所述沟道层的一侧。

在一些实施例中，所述成核层的材料为AlN；和/或，

所述插入层的材料为AlN，和/或，

所述帽层的材料为GaN。

在一些实施例中，所述成核层的厚度为50～500nm；和/或，

所述插入层的厚度为0～5nm；和/或，

所述帽层的厚度为0～10nm。

另一方面，本申请提供一种高电子迁移率晶体管的制备方法，包括：

提供衬底层；

在所述衬底层上形成缓冲层；

在所述缓冲层背离所述衬底层的一侧形成阻挡层；

在所述阻挡层背离所述缓冲层的一侧形成背势垒层，所述背势垒层包括BAlN材料；

在所述背势垒层背离所述阻挡层的一侧形成沟道层；

在所述沟道层背离所述背势垒层的一侧形成势垒层；

在所述势垒层背离所述沟道层的一侧形成源极、栅极和漏极。

在一些实施例中，所述形成背势垒层的方式为外延生长，所述外延生长的温度为750～1050℃；和/或，

所述外延生长的系统压力为70～150mbar；和/或，

所述外延生长的V/III比为40～100。

在一些实施例中，所述制备方法还包括：在所述成核层背离所述衬底层的一侧形成成核层；和/或，

在所述沟道层背离所述背势垒层的一侧形成插入层；和/或，

在所述势垒层背离所述沟道层的一层形成帽层。

本申请提供的高电子迁移率晶体管，包括衬底层、缓冲层、阻挡层、背势垒层、沟道层、势垒层和源极、栅极、漏极，其中，背势垒层包括BAlN材料。本申请提供的高电子迁移率晶体管，以BAlN材料作为背势垒层，能够提高导带高度，抑制电子从沟道层向缓冲层注入，提高2DEG的局限性，减小器件的泄露电流，改善击穿电压，提高器件的耐高压能力，同时，BAlN的晶格常数较小，可以引入压应力，缓解制备工艺中背势垒层在生长降温过程产生的张应力，从而改善GaN和衬底之间的热失配。

附图说明

图1为本申请实施例1提供的一种高电子迁移率晶体管的结构示意图。

附图标记：1-衬底层，2-成核层，3-缓冲层，4-阻挡层，5-背势垒层，6-沟道层，7-插入层，8-势垒层，9-帽层，101-源极，102-栅极，103-漏极。

具体实施方式

下面将对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。

本申请实施例提供一种高电子迁移率晶体管及其制备方法。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。

首先，本申请实施例提供一种高电子迁移率晶体管，如图1所示，自下而上依次包括：衬底层1、缓冲层3、阻挡层4、背势垒层5、沟道层6、势垒层8和源极101、栅极102、漏极103，其中，背势垒层5包括BAlN材料。

背势垒结构可以提高导带高度，抑制电子从沟道层6向缓冲层3注入，从而减小器件的泄漏电流，并且二维电子气可以更好的限制在沟道层6，提高晶体管的抗击穿电压性能。此外，相较于AlGaN等材料，BAlN能够更好地提高导带高度从而抑制电子从沟道层6向缓冲层3注入，从而提高器件耐压能力。同时引入压应力，改善GaN和Si衬底之间的热失配。

在一些实施方式中，BAlN材料的化学式为B

在一些实施方式中，背势垒层5中的B摩尔含量可以是固定值，也可以是沿指向沟道层6的方向逐渐增大。当背势垒层5中的B摩尔含量沿指向沟道层6的方向逐渐增大时，其摩尔含量可以是均匀渐变增加，也可以呈梯度逐级增大。通过设置背势垒层5中的B摩尔含量逐渐增加，能够有效地增强沟道中的电子约束，从而改善器件的性能。此外，背势垒中的极化渐变可以降低寄生沟道中的2DEG浓度并减弱沟道的不利影响，这有利于改善器件的电子性能。

在一些实施方式中，阻挡层4包括C掺杂GaN材料，其中，C掺杂GaN材料中C掺杂量为1×10

在一些实施方式中，势垒层8包括化学式为Al

在一些实施方式中，势垒层8中的Al摩尔含量可以是固定值，也可以是沿背离沟道层6的方向逐渐增大。当势垒层8中的Al摩尔含量沿背离沟道层6的方向逐渐增大时，其摩尔含量可以是均匀渐变增加，也可以呈梯度逐级增大。

在一些实施方式中，衬底层1的材料选自Si、SiC、蓝宝石或AlN中的任意一种。

在一些实施方式中，缓冲层3的材料选自AlN、AlGaN或GaN中的至少一种。

在一些实施方式中，沟道层6的材料为GaN。

在一些实施方式中，缓冲层3的厚度为1～2500nm；可以理解的是缓冲层3的厚度取值(单位：nm)可以是1、500、1000、1500、2000、2500中的任一值或任意两值之间的范围。

在一些实施方式中，阻挡层4的厚度为200～5000nm；可以理解的是阻挡层4的厚度取值(单位：nm)可以是200、500、1000、1500、2000、2500、3000、3500、4000、4500、5000中的任一值或任意两值之间的范围。

在一些实施方式中，背势垒层5的厚度为1～500nm；可以理解的是背势垒层5的厚度取值(单位：nm)可以是1、100、200、300、400、500中的任一值或任意两值之间的范围。

在一些实施方式中，沟道层6的厚度为5～1000nm；可以理解的是沟道层6的厚度取值(单位：nm)可以是5、100、200、300、400、500、600、700、800、900、1000中的任一值或任意两值之间的范围。

在一些实施方式中，势垒层8的厚度为5～50nm；可以理解的是势垒层8的厚度取值(单位：nm)可以是5、10、20、30、40、50中的任一值或任意两值之间的范围。

当高电子迁移率晶体管中各层的厚度满足上述取值范围时，器件的综合性能具有较为理想的表现。

在一些实施方式中，高电子迁移率晶体管还包括成核层2、插入层7或帽层9中的至少一层。

在一些实施方式中，所述成核层2位于所述衬底层1和所述缓冲层3之间。

在一些实施方式中，插入层7位于沟道层6和势垒层8之间。

在一些实施方式中，帽层9位于势垒层8背离沟道层6的一侧。

在一些实施方式中，成核层2的材料为AlN。

在一些实施方式中，插入层7的材料为AlN。

在一些实施方式中，帽层9的材料为GaN。

在一些实施方式中，成核层2的厚度为50～500nm；可以理解的是成核层2的厚度取值(单位：nm)可以是5、100、200、300、400、500中的任一值或任意两值之间的范围。

在一些实施方式中，插入层7的厚度为1～5nm；可以理解的是插入层7的厚度取值(单位：nm)可以是1、2、3、4、5中的任一值或任意两值之间的范围。

在一些实施方式中，帽层9的厚度为1～10nm；可以理解的是帽层9的厚度取值(单位：nm)可以是1、2、4、6、8、10中的任一值或任意两值之间的范围。

其次，本申请还提供一种高电子迁移率晶体管的制备方法，包括：

提供衬底层1；

在衬底层1上形成缓冲层3；

在缓冲层3背离衬底层1的一侧形成阻挡层4；

在阻挡层4背离缓冲层3的一侧形成背势垒层5，背势垒层5包括BAlN材料；

在背势垒层5背离阻挡层4的一侧形成沟道层6；

在沟道层6背离背势垒层5的一侧形成势垒层8；

在势垒层8背离沟道层6的一侧形成源极101、栅极102和漏极103。

在一些实施方式中，形成背势垒层5的方式为外延生长，外延生长的温度为750～1050℃。可以理解的是，外延生长的温度取值(单位：℃)可以是750、800、850、900、950、1000、1050中的任一值或任意两值之间的范围。

在一些实施方式中，外延生长的系统压力为70～150mbar。可以理解的是，外延生长的系统压力的取值(单位：mbar)可以是70、80、90、100、110、120、130、140、150中的任一值或任意两值之间的范围。

在一些实施方式中，外延生长的V/III比为40～100。可以理解的是，外延生长的V/III比可以是40、50、60、70、80、90、100中的任一值或任意两值之间的范围。当外延生长形成背势垒层5的工艺参数满足上述取值范围时，形成的背势垒层5的综合性能有较好表现。

在一些实施方式中，制备方法还包括：在衬底层1上形成成核层2；在沟道层6背离背势垒层5的一侧形成插入层7；在势垒层8背离沟道层6的一层形成帽层9。

具体地，本申请提供的高电子迁移率晶体管可以通过如下步骤制备得到：

使用金属有机化合物沉积系统(MOCVD)作为外延生长系统，将反应腔温度升至1000-1100℃，在氢气氛围下对衬底层1进行高温烘烤，去除衬底层1表面的氧化物；

在衬底层1之上生长成核层2，腔体温度调整为850-1100℃，腔体压力调整为50-100mbar，Ⅴ/Ⅲ比为500-3000；

在成核层2之上外延生长缓冲层3，腔体温度调整为950-1100℃，腔体压力调整为50-100mbar，Ⅴ/Ⅲ比为1000-2000；

在缓冲层3之上外延生长阻挡层4，腔体温度调整为950-1050℃，腔体压力调整为50-100mbar，Ⅴ/Ⅲ比为500-1000；

在阻挡层4之上外延生长BAlN背势垒层5，腔体温度调整为750-1050℃，腔体压力调整为70-150mbar，Ⅴ/Ⅲ比为40-100；

在BAlN背势垒层5之上外延生长沟道层6，腔体温度调整为1000～1100℃，腔体压力调整为200-400mbar，Ⅴ/Ⅲ比为1000-2000；

在沟道层6之上外延生长插入层7，腔体温度调整为1000～1100℃，腔体压力调整为50-100mbar，Ⅴ/Ⅲ比为1500-3500；

在插入层7之上外延生长势垒层8，腔体温度调整为1000～1100℃，腔体压力调整为50-100mbar，Ⅴ/Ⅲ比为500-1000；

在势垒层8之上外延生长帽层9，腔体温度调整为1000～1100℃，腔体压力调整为50-100mbar，Ⅴ/Ⅲ比为2000-4000；

在帽层9上分别形成源极101、栅极102、漏极103。

下面结合具体实施例对本申请提供的高电子迁移率晶体管及其制备方法做出如下说明：

实施例1

本实施例提供一种高电子迁移率晶体管，通过如下步骤制备：

如图1所示，选用硅作为衬底层1；

使用金属有机化合物沉积系统(MOCVD)作为外延生长系统，将反应腔温度升至1000℃，在氢气氛围下对衬底层1进行高温烘烤，去除衬底层1表面的氧化物；

在衬底层1之上生长AlN成核层2，腔体温度调整为850℃，腔体压力调整为50mbar，Ⅴ/Ⅲ比为600，成核层2厚度为250nm；

在成核层2之上外延生长缓冲层3，腔体温度调整为950℃，腔体压力调整为50mbar，Ⅴ/Ⅲ比为1000，缓冲层3厚度为2500nm；

在缓冲层3之上外延生长C掺杂c-GaN阻挡层4，腔体温度为950℃，腔体压力调整为50mbar，Ⅴ/Ⅲ比为500-1000，C掺杂剂为C

在c-GaN阻挡层4之上外延生长B

在B

在GaN沟道层6之上外延生长AlN插入层7，腔体温度为1000℃，腔体压力调整为50mbar，Ⅴ/Ⅲ比为1500，AlN插入层厚度为1.5nm；

在AlN插入层7之上外延生长AlyGa1-yN势垒层8，腔体温度为1000℃，腔体压力调整为50mbar，Ⅴ/Ⅲ比为500，AlyGa1-yN势垒层的厚度为22nm，其中y＝22％；

在Al

实施例2

本实施例提供一种高电子迁移率晶体管，通过如下步骤制备：

选用SiC作为衬底层1作为外延基板；

金属有机化合物沉积系统(MOCVD)作为外延生长系统，将反应腔温度升至1100℃，在氢气氛围下对衬底层1进行高温烘烤，去除衬底层1表面的氧化物；

在衬底层1之上生长AlN成核层2，腔体温度调整为1100℃，腔体压力调整为100mbar，Ⅴ/Ⅲ比为3000，成核层2厚度为250nm；

在成核层2之上外延生长缓冲层3，腔体温度为1100℃，腔体压力调整为100mbar，Ⅴ/Ⅲ比为2000，缓冲层3厚度为2500nm；

在缓冲层3之上外延生长C掺杂c-GaN阻挡层4，腔体温度调整为1050℃，腔体压力调整为100mbar，Ⅴ/Ⅲ比为1000，C掺杂剂为C

在c-GaN阻挡层4之上外延生长B

在B

在GaN沟道层6之上外延生长AlN插入层7，腔体温度为1100℃，腔体压力调整为100mbar，Ⅴ/Ⅲ比为3500，AlN插入层7厚度为1.5nm；

在AlN插入层7之上外延生长Al

在Al

实施例3

本实施例提供一种高电子迁移率晶体管，通过如下步骤制备：

选用蓝宝石作为衬底层1；

使用金属有机化合物沉积系统(MOCVD)作为外延生长系统，将反应腔温度升至1050℃，在氢气氛围下对衬底层1进行高温烘烤，去除衬底层1表面的氧化物；

在衬底层1之上生长AlN成核层2，腔体温度调整为1000℃，腔体压力调整为80mbar，Ⅴ/Ⅲ比为2000，成核层2厚度为250nm；

在成核层2之上外延生长缓冲层3，腔体温度为1000℃，腔体压力调整为80mbar，Ⅴ/Ⅲ比为1500，缓冲层3厚度为2500nm；

在缓冲层3之上外延生长C掺杂c-GaN阻挡层4，腔体温度为1000℃，腔体压力调整为60mbar，Ⅴ/Ⅲ比为800，C掺杂剂为C

在c-GaN阻挡层4之上外延生长B

在B

在GaN沟道层6之上外延生长AlN插入层7，腔体温度为1050℃，腔体压力调整为60mbar，Ⅴ/Ⅲ比为2000，AlN插入层7厚度为1.5nm；

在AlN插入层7之上外延生长Al

在Al

以上对本申请实施例所提供的一种高电子迁移率晶体管及制备方法进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。