显示装置及其制造方法

技术领域

本公开涉及显示装置及其制造方法。

背景技术

构成有机发光二极管显示器的有机发光元件(在下文中称为发光元件)是自发光的并且不需要单独的光源，从而减小了显示装置的厚度和重量。另外，有机发光二极管显示器具有诸如低功耗、高亮度和高响应速率之类的高质量特性。

显示装置通过多个像素显示图像。当通过选通线从选通驱动器施加选通信号时，每个像素发出具有与通过数据线从数据驱动器施加的数据信号相对应的亮度的光。

前述内容仅旨在帮助理解本公开的背景，而不旨在表示本公开落入本领域技术人员已知的相关技术的范围内。

发明内容

在本公开的实施方式中，像素的电路元件以选通线和高电位电源线在显示面板的基板上彼此电连接并具有等电位的状态形成。

在本公开的实施方式中，之后，切割连接图案以形成彼此分离的第一选通线、第二选通线和高电位电源线。

根据实施方式，显示装置可以包括：基板，基板包括其中设置有像素的像素区域和其中设置有连接到像素的布线的布线区域；第一电源线，第一电源线设置在基板上，并且通过第一电源线向像素施加驱动电力；有源层，有源层包括第一连接图案、第二连接图案和第三连接图案，第一连接图案、第二连接图案和第三连接图案在布线区域中设置在第一电源线上方，第三连接图案连接到第一电源线；以及连接到所述第一连接图案的第一选通线和连接到所述第二连接图案的第二选通线，第一选通线和第二选通线在布线区域中被设置在有源层上。

第一连接图案、第二连接图案和第三连接图案可以是岛状电极。

第一电源线可以在第一方向上延伸，并且第三连接图案可以具有在垂直于第一方向的第二方向上延伸的条形形状。

第一选通线和第二选通线可以在第一方向上彼此间隔开地设置，并且可以在第二方向上延伸，并且第一连接图案和第二连接图案可以各自具有在第一方向上延伸的条形形状。

第一连接图案、第二连接图案和第三连接图案中的每一个可以设置有分别连接到第一选通线、第二选通线和第一电源线的第一端，以及与其它连接图案相邻设置的第二端。

第一连接图案、第二连接图案和第三连接图案可以被设置在第一选通线和第二选通线之间。

第一连接图案和第二连接图案可以在第一方向上彼此间隔开地设置，并且第三连接图案可以在第一方向和第二方向上与第一连接图案和第二连接图案间隔开设置。

第一选通线可以具有设置有朝向第一连接图案突出的突出图案的区域，并且突出图案的一端可以连接到第一连接图案。

第二选通线可以具有设置有朝向第二连接图案突出的突出图案的区域，并且突出图案的一端可以连接到第二连接图案。

显示装置还可以包括：桥接图案，桥接图案连接到第一电源线和第三连接图案，其中，第一电源线通过桥接图案电连接到第三连接图案。

桥接图案可以具有在第二方向上从第三连接图案延伸到第一电源线的条形形状。

显示装置还可以包括：缓冲层，缓冲层插置于第一电源线和有源层之间；栅极绝缘层，栅极绝缘层插置于有源层与第一选通线和第二选通线之间；钝化层，钝化层覆盖第一选通线和第二选通线；外覆层，外覆层覆盖钝化层；以及阳极电极，阳极电极在像素区域中设置在外覆层上。

第一连接图案和第二连接图案可以分别通过贯穿栅极绝缘层的第一接触孔和第二接触孔连接到第一选通线和第二选通线；第三连接图案可以通过贯穿栅极绝缘层的第三接触孔连接到桥接图案；桥接图案可以通过贯穿缓冲层和栅极绝缘层的第四接触孔连接到第一电源线。

显示装置还可以包括：覆盖阳极电极的发光层；以及覆盖发光层的阴极电极。

显示装置还可以包括：堤层，堤层设置在外覆层上，并覆盖阳极电极的边缘；发光层，发光层形成在阳极电极的未被堤层覆盖的暴露区域中；以及阴极电极，阴极电极覆盖堤层和发光层。

根据实施方式，一种制造显示装置的方法可以包括：在基板上形成第一电源线；在第一电源线上形成缓冲层；在缓冲层上形成连接图案；在连接图案上形成栅极绝缘层；蚀刻栅极绝缘层以形成部分地暴露连接图案的第一区域至第三区域的第一接触孔至第三接触孔，并且蚀刻栅极绝缘层和缓冲层以形成部分地暴露第一电源线的第四接触孔；在栅极绝缘层上形成通过第一接触孔连接到连接图案的第一选通线，通过第二接触孔连接到连接图案的第二选通线，以及通过第三接触孔连接到连接图案并通过第四接触孔连接到第一电源线的桥接图案；形成钝化层；以及通过使用蚀刻剂形成贯穿钝化层的通孔。

通孔可以形成为与连接图案的至少一个区域相对应。

在形成通孔时，当钝化层被蚀刻并因此暴露于外部时，在与通孔相对应的区域中通过蚀刻剂部分地去除连接图案。

通孔可以形成为与连接图案的第一区域至第三区域相连接的节点相对应。

根据实施方式，在基板上形成像素的电路元件(例如，晶体管)之前，使选通线和电源线具有等电位，从而可以防止在形成电路元件时由静电引起的损坏。

根据实施方式，不需要在形成电路元件时用于防止静电的附加工艺，从而可以提高工艺效率并降低制造成本。

附图说明

当结合附图时，将从以下详细描述中更清楚地理解本公开的上述和其它目的、特征和其它优点，其中：

图1是示出根据实施方式的显示装置的配置的框图；

图2是示出图1所示的像素的实施方式的电路图；

图3是示意性地示出根据实施方式的像素的平面布局的图；

图4是图3的区域AA的实施方式的放大图；

图5是图3的区域AA的另一实施方式的放大图；以及

图6至图19是示出根据实施方式的制造显示装置的方法的图。

具体实施方式

在下文中，将参照附图描述实施方式。在说明书中，当元件(区域、层、部件等)被称为“在另一元件上”、“联接到另一元件”或“与另一元件组合”时，其可以直接地在另一元件上/联接到另一元件/与另一元件组合，或者其间可以存在中间元件。

相同的附图标记表示相同的元件。在附图中，为了有效地描述技术细节，放大了元件的厚度、比例和尺寸。术语“和/或”包括相关联元件可以限定的一个或更多个组合。

术语“第一”、“第二”等可以用于描述各种元件，但元件不应被解释为限于术语。术语仅用于将一个元件与其它元件区分开。例如，“第一”元件可以被命名为“第二”元件而不脱离实施方式的范围，并且“第二”元件也可以类似地被命名为“第一”元件。如本文所用，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指出。

这里使用术语“下”、“下方”、“上”、“上方”等来描述附图中所示的一个或更多个元件之间的关系。这些术语是相对的概念并且基于附图中的方向来描述。

应当理解，诸如“包括”、“具有”等的术语旨在表示本说明书中公开的特征、数量、步骤、动作、元件、组件或其组合的存在，并且不旨在排除可以存在或添加一个或更多个其它特征、数量、步骤、动作、元件、组件或其组合的可能性。

图1是示出根据实施方式的显示装置的配置的框图。

参照图1，显示装置1包括定时控制器10、选通驱动器20、数据驱动器30、电源40和显示面板50。

定时控制器10可以从外部接收图像信号RGB和控制信号CS。图像信号RGB可以包括灰度数据。控制信号CS可以包括例如水平同步信号、垂直同步信号和主时钟信号。

定时控制器10可以处理图像信号RGB和控制信号CS以使信号适合于显示面板50的操作条件，从而使得定时控制器10可以产生并输出图像数据DATA、选通驱动控制信号CONT1、数据驱动控制信号CONT2和电源控制信号CONT3。

选通驱动器20可以通过多条第一选通线GL11至GL1n连接到显示面板50的像素(或子像素)PX。选通驱动器20可以基于从定时控制器10输出的选通驱动控制信号CONT1产生选通信号。选通驱动器20可以通过多条第一选通线GL11至GL1n向像素PX提供所产生的选通信号。

在各种实施方式中，选通驱动器20还可以通过多条第二选通线GL21至GL2n连接到显示面板50的像素PX。选通驱动器20可以通过多条第二选通线GL21至GL2n向像素PX提供感测信号。可以提供感测信号以便于测量设置在像素PX内部的驱动晶体管和/或发光元件的特性。

数据驱动器30可以通过多条数据线DL1至DLm连接到显示面板50的像素PX。数据驱动器30可以基于从定时控制器10输出的图像数据DATA和数据驱动控制信号CONT2产生数据信号。数据驱动器30可以通过多条数据线DL1至DLm向像素PX提供所产生的数据信号。

在各种实施方式中，数据驱动器30还可以通过多条感测线(或参考线)SL1至SLm连接到显示面板50的像素PX。数据驱动器30可以通过多条感测线SL1至SLm向像素PX提供参考电压(感测电压或初始化电压)，或者可以基于从像素PX反馈的电信号来感测像素PX的状态。

电源40可以通过多条电源线PL1和PL2连接到显示面板50的像素PX。基于电源控制信号CONT3，电源40可以产生被提供给显示面板50的驱动电压。驱动电压可以包括例如高电位驱动电压ELVDD和低电位驱动电压ELVSS。电源40可以通过相应的电源线PL1和PL2向像素PX提供所产生的驱动电压ELVDD和ELVSS。

在显示面板50中，布置多个像素PX(或称为子像素)。像素PX可以例如以矩阵形式布置在显示面板50上。

每个像素PX可以电连接到相应的选通线和相应的数据线。这样的像素PX可以发出具有与分别通过第一选通线GL11至GL1n和数据线DL1至DLm提供的选通信号和数据信号相对应的亮度的光。

每个像素PX可以显示第一颜色到第三颜色当中的任何一种。在一实施方式中，每个像素PX可以显示红色、绿色和蓝色当中的任何一种。在另一实施方式中，每个像素PX可显示青色、品红色和黄色当中的任何一种。在各种实施方式中，像素PX可以被构造为显示四种或更多种颜色当中的任何一种。例如，每个像素PX可以显示红色、绿色、蓝色和白色当中的任何一种。

定时控制器10、选通驱动器20、数据驱动器30和电源40可以被构造为单独的集成电路(IC)，或者其中至少一些被集成的IC。例如，数据驱动器30和电源40当中的至少一个可以被构造为与定时控制器10集成的集成电路。

另外，在图1中，选通驱动器20和数据驱动器30被示为与显示面板50分离的元件，但是选通驱动器20和数据驱动器30当中的至少一个可以以形成为与显示面板50集成的面板内方式构造。例如，选通驱动器20可以根据面板内选通(GIP)方式形成为与显示面板50集成。

图2是示出图1所示的像素的实施方式的电路图。作为示例，图2示出了连接到第i条第一选通线GL1i和第j条数据线DLj的像素PXij。

参照图2，像素PX包括开关晶体管ST、驱动晶体管DT、感测晶体管SST、存储电容器Cst和发光元件LD。

开关晶体管ST的第一电极(例如，源极)电连接到第j条数据线DLj，并且开关晶体管ST的第二电极(例如，漏极)电连接到第一节点N1。开关晶体管ST的栅极电连接到第i条第一选通线GL1i。当通过第i条第一选通线GL1i施加栅极导通电平的选通信号时，开关晶体管ST导通，并将通过第j条数据线DLj施加的数据信号发送到第一节点N1。

存储电容器Cst的第一电极电连接到第一节点N1，并且存储电容器Cst的第二电极接收高电位驱动电压ELVDD。存储电容器Cst可以被充电以与施加到第一节点N1的电压和高电位驱动电压ELVDD之间的差相对应的电压。

驱动晶体管DT的第一电极(例如，源极)接收高电位驱动电压ELVDD，并且驱动晶体管DT的第二电极(例如，漏极)电连接到发光元件LD的第一电极(例如，阳极电极)。驱动晶体管DT的栅极电连接到第一节点N1。当通过第一节点N1施加栅极导通电平的电压时，驱动晶体管DT导通，并且可以根据提供给栅极的电压(即，存储在存储电容器Cst中的电压)来控制流向发光元件LD的驱动电流量。

感测晶体管SST的第一电极(例如，源极)电连接到第j条感测线SLj，并且感测晶体管SST的第二电极(例如，漏极)电连接到发光元件LD的第一电极(例如，阳极电极)。感测晶体管SST的栅极电连接到第i条第二选通线GL2i。当通过第i条第二选通线GL2i施加栅极导通电平的感测信号时，感测晶体管SST导通，并将通过第j条感测线SLj施加的参考电压发送到发光元件LD的阳极电极。

发光元件LD输出与驱动电流相对应的光。发光元件LD可以输出与红色、绿色和蓝色当中的任何一种相对应的光。发光元件LD可以是有机发光二极管(OLED)或具有在微米到纳米级范围内的尺寸的超小型无机发光二极管，但是本公开不限于此。在下文中，将描述其中发光元件LD是有机发光二极管的实施方式。

在本公开中，像素PX的结构不限于图2所示的结构。根据实施方式，像素PX还可以包括至少一个元件，其用于补偿驱动晶体管DT的阈值电压，或初始化驱动晶体管DT的栅极的电压和/或发光元件LD的阳极电极的电压。

图2示出了其中开关晶体管ST、驱动晶体管和感测晶体管SST是NMOS晶体管的示例，但是本公开不限于此。例如，构成每个像素PX的晶体管中的至少一些或全部可以是PMOS晶体管。在各种实施方式中，开关晶体管ST、驱动晶体管DT和感测晶体管SST中的每一个可以实现为低温多晶硅(LTPS)薄膜晶体管、氧化物薄膜晶体管或低温多晶氧化物(LTPO)薄膜晶体管。

图3是示出根据实施方式的像素的平面布局图。

一起参照图2和图3，显示面板50包括在沿第一方向(例如，像素列方向DR1)延伸的数据线(DLj)以及沿第二方向(例如，像素行方向DR2)延伸的第一选通线和第二选通线(GL1i和GL2i)的交叉区域处限定的像素区域PXA。像素PX布置在各个像素区域PXA中。

每个像素区域PXA可以包括发光区域EA和非发光区域NEA。在发光区域EA中，设置像素PX的发光元件LD。在非发光区域NEA中，设置用于驱动发光元件LD的电路元件(例如，开关晶体管ST、驱动晶体管DT、感测晶体管SST和存储电容器Cst)。发光元件LD由设置在非发光区域NEA中的电路元件驱动并且发出特定颜色的光。

布线区域WA可以限定在像素列之间。在每个布线区域WA中，设置在第一方向DR1上延伸的数据线DLj和感测线SLj。数据线DLj可以从数据驱动器30接收数据信号。感测线SLj可以从数据驱动器30接收参考电压，或者可以将从相应像素PX输出的电信号发送到数据驱动器30。

在一实施方式中，在一些布线区域WA中，还可以形成用于向像素PX施加高电位驱动电压ELVDD的第一电源线PL1(高电位电源线)。第一电源线PL1可以在基本上平行于数据线DLj和感测线SLj的第一方向DR1上延伸。在一实施方式中，每多个像素列可以设置一条第一电源线PL1。在该实施方式中，第一电源线PL1可以通过在像素行方向(即，第二方向DR2)上延伸的延伸图案(未示出)连接到设置在多个像素列中的像素。

第一选通线GL1i和第二选通线GL2i跨过非发光区域NEA在第二方向DR2上延伸。这里，第一选通线GL1i和第二选通线GL2i可以沿着第一方向DR1以规则间隔布置。

数据线DLj、感测线SLj、第一电源线PL1、第一选通线GL1i和第二选通线GL2i通过接触孔电连接到电路元件。具体地，数据线DLj可以电连接到开关晶体管ST的电极(例如，源极)，并且感测线SLj可以电连接到感测晶体管SST的电极(例如，源极)。第一选通线GL1i电连接到开关晶体管ST的栅极，并且第二选通线GL2i电连接到感测晶体管SST的栅极。

通常，通过将电路元件的布线和电极按顺序层叠在基板上来制造显示面板50。例如，可以通过将第一电源线PL1和数据线DLj层叠在基板上并在其上形成选通线GL1i和GL2i以及电路元件的电极来制造显示面板50。当形成电路元件的电极时，电极通过接触孔电连接到第一电源线PL1和数据线DLj。另外，电极可以与选通线GL1i和GL2i集成为一个图案。

这里，如果第一电源线PL1和选通线GL1i和GL2i具有不同的电位，则可能出现静电等，并且损坏电路元件。为了防止该问题，在制造显示面板50的步骤中，第一电源线PL1和选通线GL1i和GL2i彼此电连接以具有等电位，并且在形成电路元件之后电分离。在下文中，将详细描述如上所述制造的显示面板50和制造显示面板50的方法。

图4是图3的区域AA的放大图。图5是图3的区域AA的另一实施方式的放大图。图4和图5示出了在制造显示面板50完成之后的区域AA。

参照图4，第一电源线PL1在布线区域WA中沿第一方向DR1延伸。第一选通线GL1i和第二选通线GL2i跨过非发光区域NEA从布线区域WA沿第二方向DR2延伸。第一选通线GL1i和第二选通线GL2i在布线区域WA与第一电源线PL1相交。

第一选通线GL1i可以通过第一接触孔CT1连接到第一连接图案CP1。第一连接图案CP1可以是具有基本上垂直于第一选通线GLi延伸的条形形状的岛状电极。然而，第一连接图案CP1的形状不限于此。第一连接图案CP1可以被设置在第一选通线GL1i和第二选通线GL2i之间。

在一实施方式中，第一选通线GL1i的至少一个区域设置有在第一方向DR1上突出的突出图案，并且突出图案可以通过第一接触孔CT1连接到第一连接图案CP1。然而，第一选通线GL1i和第一连接图案CP1之间的连接形式不限于此。也就是说，在另一实施方式中，如图5所示，第一选通线GL1i未设置有突出图案，并且第一选通线GL1i可以在第一选通线GL1i和第一连接图案CP1相交的区域中通过第一接触孔CT1连接到第一连接图案CP1。

第二选通线GL2i可以通过第二接触孔CT2连接到第二连接图案CP2。第二连接图案CP2可以是具有基本上垂直于第二选通线GL2i延伸的条形形状的岛状电极。然而，第二连接图案CP2的形状不限于此。

第二连接图案CP2可以被设置在第一选通线GL1i和第二选通线GL2i之间，并且在第一方向DR1上与第一连接图案CP1间隔开。这里，第二连接图案CP2和第一连接图案CP1可以相对于第一方向DR1布置在一条线上。

在一实施方式中，第二选通线GL2i的至少一个区域设置有在与第一方向DR1相反的方向上突出的突出图案，并且突出图案可以通过第二接触孔CT2连接到第二连接图案CP2。然而，第二选通线GL2i和第二连接图案CP2之间的连接形式不限于此。也就是说，在另一实施方式中，如图5所示，第二选通线GL2i未设置有突出图案，并且第二选通线GL2i可以在第二选通线GL2i和第二连接图案CP2相交的区域中通过第二接触孔CT2连接到第二连接图案CP2。

第一电源线PL1可以电连接到第三连接图案CP3。第三连接图案CP3可以是具有基本上垂直于第一电源线PL1延伸的条形形状的岛状电极。第三连接图案CP3可以被设置在第一选通线GL1i和第二选通线GL2i之间，并且在第一方向DR1和第二方向DR2上与第一连接图案CP1和第二连接图案CP2间隔开预定距离。

在一实施方式中，第一电源线PL1可以经由桥接图案BRP电连接到第三连接图案CP3。桥接图案BRP可以设置有通过第三接触孔CT3连接到第三连接图案CP3的第一端，并且可以具有通过第四接触孔CT4连接到第一电源线PL1的第二端。桥接图案BRP可以具有在第二方向DR2上延伸的条形形状。然而，桥接图案BRP的形状不限于此。也就是说，在另一实施方式中，如图5所示，无需经过桥接图案BRP，第一电源线PL1可以在第一电源线PL1和第三连接图案CP3相交的区域中通过第三接触孔CT3直接连接到第三连接图案CP3。

在下文中，将详细描述在布线区域WA中制造具有上述结构的显示面板50的方法。

图6至图19是示出根据实施方式的制造显示装置的方法的图。这里，图7、图9、图11、图13和图15至图17是沿着图6、图8、图10、图12和图14中的线I-I’截取的截面图。

参照图6和图7，基板SUB是显示面板50的基底构件，并且可以是透光基板。基板SUB可以是包括玻璃或钢化玻璃的刚性基板，或者可以是由塑料材料制成的柔性基板。例如，基板SUB可以由诸如聚酰亚胺、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚碳酸酯(PC)等的塑料材料制成。然而，基板SUB的材料不限于此。

在基板SUB上，限定了像素区域PXA和围绕像素区域PXA的布线区域WA。像素区域PXA是包括设置在电路元件层处的至少一个电路元件和设置在发光元件层处的发光元件LD的区域。设置在像素区域PXA中的发光元件LD和至少一个电路元件可以构成一个像素PX。布线区域WA是其中设置有通过其施加用于驱动像素PX的驱动信号和电力的布线的区域。

在基板SUB上，可以设置第一导电层。第一导电层可以包括设置在布线区域WA中的第一电源线PL1和设置在像素区域PXA中的遮光层LS。第一电源线PL1形成为在基板SUB上沿第一方向DR1延伸的形状。遮光层LS以当从上方观察时与驱动晶体管DT的半导体图案(具体地，沟道CH)交叠的方式设置，并且因此可以保护氧化物半导体器件免受外部光的影响。

在各种实施方式中，第一导电层还可以包括未示出的布线(例如，设置在布线区域WA中的数据线DLj和感测线SLj)和/或电极。

缓冲层BUF设置在基板SUB上以便于覆盖第一导电层。缓冲层BUF可以防止离子或杂质从基板SUB扩散，并且可以阻挡湿气渗透。此外，缓冲层BUF可以增强基板SUB的表面的平坦度。缓冲层BUF可以包括诸如氧化物、氮化物等的无机材料、有机材料或有机-无机化合物。缓冲层BUF可以以单层或多层结构形成。例如，缓冲层BUF可以具有按硅氧化物、硅氮化物和硅氧化物的顺序的三层或更多层的结构。在另一实施方式中，可以省略缓冲层BUF。

参照图8和图9，有源层ACT可以形成在缓冲层BUF上。有源层ACT可以由硅基半导体材料或氧化物基半导体材料制成。作为硅基半导体材料，可以使用非晶硅或多晶硅。作为氧化物基半导体材料，可以使用诸如铟锡镓锌氧化物(InSnGaZnO)之类的四元金属氧化物；诸如铟镓锌氧化物(InGaZnO)、铟锡锌氧化物(InSnZnO)、铟铝锌氧化物(InAlZnO)、锡镓锌氧化物(SnGaZnO)、铝镓锌氧化物(AlGaZnO)或锡铝锌氧化物(SnAlZnO)之类的三元金属氧化物；或者诸如铟锌氧化物(InZnO)、锡锌氧化物(SnZnO)、铝锌氧化物(AlZnO)、锌镁氧化物(ZnMgO)、锡镁氧化物(SnMgO)、铟镁氧化物(InMgO)、铟镓氧化物(InGaO)、铟氧化物(InO)、锡氧化物(SnO)或锌氧化物(ZnO)之类的二元金属氧化物。

在布线区域WA中，有源层ACT可以包括连接图案CP。连接图案CP可以与要设置第一选通线GL1i的区域、要设置第二选通线GL2i的区域以及第一电源线PL1间隔开设置。连接图案CP可以包括朝向要设置第一选通线GL1i的区域、朝向要设置第二选通线GL2i的区域以及朝向第一电源线PL1延伸的延伸部分。

在像素区域PXA中，有源层ACT可以包括：包含p型或n型杂质的源极区域SA和漏极区域DA；以及形成在源极区域SA和漏极区域DA之间的沟道CH。

在有源层ACT上，可以形成栅极绝缘层GI。栅极绝缘层GI可以是用于有源层ACT和将在后面描述的第二导电层之间的绝缘的硅氧化物(SiOx)、硅氮化物(SiNx)，或者硅氧化物(SiOx)和硅氮化物(SiNx)的多层。

参照图10和图11，可以形成接触孔CT1、CT2、CT3和CT4以将稍后形成的第二导电层电连接到第一导电层和有源层ACT。为了使接触孔CT1、CT2、CT3和CT4中的一些接触孔CT1、CT2和CT3电连接第二导电层和有源层ACT，蚀刻栅极绝缘层GI并且因此使有源层ACT的区域暴露于外部。为了使接触孔CT1、CT2、CT3和CT4当中的剩余接触孔CT4电连接第二导电层和第一导电层，蚀刻栅极绝缘层GI和缓冲层BUF并且因此使第一导电层的区域暴露于外部。

在该实施方式中，第一接触孔CT1用于连接第一选通线GL1i和连接图案CP，并且可以形成在连接图案CP的朝向第一选通线GL1i的方向设置的延伸部分中。在一实施方式中，第一接触孔CT1可以形成在延伸部分与要形成第一选通线GL1i的延伸图案的区域相交的区域中。

第二接触孔CT2用于连接第二选通线GL2i和连接图案CP，并且可以形成在连接图案CP的朝向第二选通线GL2i的方向设置的延伸部分中。在一实施方式中，第二接触孔CT2可以形成在延伸部分与要形成第二选通线GL2i的延伸图案的区域交叠的区域中。

第三接触孔CT3用于连接连接图案CP和桥接图案BRP。第三接触孔CT3可以形成在连接图案CP的朝向第一电源线PL1的方向设置的延伸部分与要形成桥接图案BRP的区域交叠的区域中。

第四接触孔CT4用于连接第一电源线PL1和桥接图案BRP。第四接触孔CT4可以形成在第一电源线PL1与形成桥接图案BRP的区域相交的区域中。

参照图12和图13，第二导电层可以形成在栅极绝缘层GI上。第二导电层可以包括：设置在布线区域WA中的第一选通线GL1i和第二选通线GL2i以及桥接图案BRP；以及设置在像素区域PXA中的栅极GE、源极SE和漏极DE。

第一选通线GL1i和第二选通线GL2i形成为在第二方向DR2上延伸的形状。第一选通线GL1i和第二选通线GL2i在第一方向DR1上彼此间隔开设置，其间具有连接图案CP。

这里，第一选通线GL1i的至少一个区域形成为与连接图案CP交叠。例如，在第一选通线GL1i的区域中沿第一方向DR1突出的突出图案可以形成为与连接图案CP交叠。在连接图案CP和第一选通线GL1i交叠的区域中，第一选通线GL1i可以通过预先形成的第一接触孔CT1连接到连接图案CP。

第二选通线GL2i的至少一个区域形成为与连接图案CP交叠。例如，在第二选通线GL2i的区域中以与第一方向DR1相反的方向突出的突出图案可以形成为与连接图案CP交叠。在连接图案CP和第二选通线GL2i交叠的区域中，第二选通线GL2i可以通过预先形成的第二接触孔CT2连接到连接图案CP。

桥接图案BRP形成为在连接图案CP和第一电源线PL1之间沿第二方向DR2延伸的形状。桥接图案BRP的一区域可以形成为与连接图案CP交叠，并且桥接图案BRP的另一区域可以形成为与第一电源线PL1交叠。桥接图案BRP可以在桥接图案BRP和连接图案CP交叠的区域中通过第三接触孔CT3连接到连接图案CP，并且可以在桥接图案BRP和第一电源线PL1交叠的区域中通过第四接触孔CT4连接到第一电源线PL1。

如图12和图13所示，第一选通线GL1i和第二选通线GL2i以及第一电源线PL1通过连接图案CP和桥接图案BRP彼此电连接，因此可以具有等电位。

栅极GE可以与有源层ACT的相应沟道CH交叠设置。源极SE通过接触孔连接到有源层ACT的源极区域SA。漏极DE通过接触孔连接到有源层ACT的漏极区域DA。栅极GE、源极SE和漏极DE可以构成一个晶体管。图13示出了驱动晶体管DT的示例，其漏极DE电连接到如下所述的发光元件LD的阳极电极AE。

当第一选通线GL1i和第二选通线GL2i连接到第一电源线PL1并因此提供等电位时，形成诸如驱动晶体管DT之类的电路元件而不被静电损坏。

第二导电层可以由钝化层PAS覆盖。钝化层PAS可以覆盖第二导电层，以及缓冲层BUF和有源层ACT的未被第二导电层覆盖的暴露区域。钝化层PAS可以是用于保护下部元件的绝缘膜，并且可以是硅氧化物膜(SiOx)、硅氮化物膜(SiNx)、或者硅氧化物膜(SiOx)和硅氮化物膜(SiNx)的多层。

在钝化层PAS上，可以形成外覆层OC。外覆层OC可以是用于减小下部结构的高度差的平坦化膜，并且可以由诸如聚酰亚胺、苯并环丁烯系列树脂、丙烯酸酯等的有机材料构成。

参照图14和图15，此后，形成贯穿外覆层OC和钝化层PAS的通孔VIA。在一实施方式中，形成钝化层PAS，并且在施加设置有与通孔VIA相对应的开口的掩模的同时，利用选择性蚀刻硅膜的蚀刻剂形成钝化孔，并且在除钝化孔之外的区域上以图案形成外覆层，从而形成通孔VIA。在另一实施方式中，形成钝化层PAS和外覆层OC，并且当设置有与通孔VIA相对应的开口的掩模覆盖该层时，施加选择性地蚀刻钝化层PAS和外覆层OC的蚀刻剂，从而形成通孔VIA。

通孔VIA可以是用于将发光元件LD的阳极电极AE连接到驱动晶体管DT的漏极DE的开口。为此，通孔VIA可以形成为与在像素区域PXA中要设置阳极电极AE的区域相对应。

在该实施方式中，通孔VIA还可以形成在布线区域WA中的连接图案CP中。例如，可以在除了形成第一接触孔至第三接触孔CT1、CT2和CT3的区域之外的区域中形成通孔VIA。换句话说，通孔VIA可以形成在第一选通线GL1i、第二选通线GL2i和第一电源线PL1相连接的节点中。

用于形成通孔VIA的蚀刻剂由用于蚀刻硅膜的材料制成。因此，当用于形成通孔VIA的蚀刻剂被施加到由硅基半导体材料制成的有源层ACT时，有源层ACT被蚀刻。通常，有源层ACT比外覆层OC和钝化层PAS薄，并且对蚀刻剂具有高反应性，从而使得有源层ACT比外覆层OC和钝化层PAS更快地被蚀刻。在连接图案CP上没有形成其它导电层。因此，当在连接图案CP中形成通孔VIA时，蚀刻钝化层PAS，然后蚀刻有源层ACT(即，作为下层的连接图案CP)。

当在第一选通线GL1i、第二选通线GL2i和第一电源线PL1相连接的节点中形成通孔时，去除节点周围的连接图案CP，因此第一选通线GL1i、第二选通线GL2i和第一电源线PL1彼此分离。连接图案CP的未被蚀刻的剩余部分可以形成连接到第一选通线GL1i的第一连接图案CP1、连接到第二选通线GL2i的第二连接图案CP2以及连接到桥接图案BRP的第三连接图案CP3。

在该实施方式中，如上所述，不需要附加工艺来电分离处于等电位状态的第一选通线GL1i、第二选通线GL2i和第一电源线PL1。也就是说，在该实施方式中，当在像素区域PXA中形成用于电连接阳极电极AE和驱动晶体管DT的通孔VIA时，也应用在连接图案CP中形成通孔VIA的工艺，从而分离第一选通线GL1i、第二选通线GL2i和第一电源线PL1之间的连接。

参照图16，阳极电极AE可以形成在像素区域PXA中。阳极电极AE可以形成为基本上与像素区域PXA内的发光区域EA相对应。

阳极电极AE可以通过通孔VIA电连接到驱动晶体管DT的漏极DE。在所示的实施方式中，阳极电极AE通过通孔VIA直接连接到漏极DE，但是该实施方式不限于此。也就是说，在各种其它实施方式中，阳极电极AE可以经由连接图案(桥接图案)等电连接到至少一个其它电路元件的电极或驱动晶体管DT的漏极DE。

在一实施方式中，在显示面板50以包括堤BNK的结构制造的情况下，如图17所示，还可以形成堤BNK。堤BNK可以是限定像素PX的发光区域EA的像素限定膜。

堤BNK形成为覆盖阳极电极AE的边缘区域，并且阳极电极AE的未被堤BNK覆盖的暴露区域可以被限定为像素PX的发光区域EA。在发光区域EA中，阳极电极AE、发光层EML和阴极电极CE以彼此直接接触的方式层叠。

堤BNK可以形成为宽于布线区域WA。在该实施方式中，形成在布线区域WA中的通孔可以由堤BNK形成。

参照图18和图19，发光层EML和阴极电极CE按顺序层叠在阳极电极AE上。在以不包括堤BNK的无堤结构制造显示面板50的情况下，如图18所示，设置发光层EML以覆盖阳极电极AE。在显示面板50以包括堤BNK的结构制造的情况下，如图19所示，发光层EML可以形成在由堤BNK包围的发光区域EA内。

发光层EML可以具有包括光产生层的多层薄膜结构。这里，由光产生层产生的光的颜色可以是白色、红色、蓝色、绿色等，但不限于此。

阴极电极CE可以在显示面板50上形成为宽的。

在一实施方式中，可以使用蒸发沉积来形成发光层EML。此外，阴极电极CE可以通过使用诸如溅射之类的物理气相沉积来形成。然而，该实施方式不限于此。

如上所述，由于有源层ACT比外覆层OC和钝化层PAS薄并且对蚀刻剂具有高反应性，所以有源层ACT在钝化层PAS下面被过度蚀刻，导致在钝化层PAS下面的底切。由于底切，发光层EML和阴极电极CE二者可以在布线区域WA中的通孔的相对端分离。如图18所示，发光层EML的分离区域和阴极电极CE的分离区域可以层叠在通孔内部所暴露的缓冲层BUF上方。

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相关申请的交叉引用

本申请要求于2019年12月31日提交的韩国专利申请第10-2019-0179736号的优先权，其全部内容出于所有目的通过引用合并于此。