一种半导体结构及其制备方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

在芯片设计、制造中，电容器通常使用MOS电容、MIM电容等。受限于介质层厚度，它们的电容密度较低。这意味着，设计者为实现一定容量的电容器，需要使用大量的芯片面积。使用深槽电容器(Deep Trench Cap，DTC)可以大幅度提高电容密度，这种电容器相较于MOS电容、MIM电容等平行板电容器，可以节约8倍的芯片面积，这是因为在同样的版图面积下，深槽电容器的实际面积为整个深槽的表面积。

但是现有的深槽电容器的下极板通常需要对衬底内的深槽的侧壁进行离子注入形成，在离子注入时，要沿着侧壁均匀地注入离子，并且注入能量需要得到很好的控制以避免离子脱离沟槽表面而深入衬底。离子注入后，还会经过许多热制程，这会导致离子扩散，远离深槽表面。下极板的导电性显著下降，电阻上升，对于一个数微米的深槽来说，这样的电阻会严重影响电容密度和品质。

发明内容

本公开提供了一种半导体结构及其制备方法，以至少解决现有技术中存在的以上技术问题。

根据本公开的第一方面，提供了一种半导体结构，包括：

衬底，所述衬底内具有第一沟槽；

下极板，覆盖所述第一沟槽的内表面，以及所述第一沟槽两侧的所述衬底的上表面；

介质层，覆盖所述下极板的表面，并在所述第一沟槽内形成填充空间；

上极板，填充在所述填充空间内。

在一实施方式中，所述介质层包括依次层叠的第一介质层、第二介质层和第三介质层；其中，所述第一介质层和所述第三介质层为氧化物层，所述第二介质层为氮化物层。

在一实施方式中，所述上极板的上表面与所述衬底的上表面的高度差范围为0A～300A。

在一实施方式中，还包括：

第一接触插塞，位于所述下极板上，与所述下极板位于所述衬底表面的部分接触；

第二接触插塞，位于所述上极板上，与所述上极板的表面接触。

在一实施方式中，所述半导体结构包括多个所述第一沟槽，所述下极板位于所述衬底表面的部分的宽度小于相邻两个所述第一沟槽之间的距离，且大于所述第一接触插塞的宽度。

根据本公开的第二方面，提供了一种半导体结构的制备方法，包括：

形成位于衬底上表面的掩模层；

形成由所述掩膜层的上表面延伸至所述衬底内的沟槽，所述沟槽包括第一沟槽及第二沟槽，所述第二沟槽的尺寸大于所述第一沟槽的尺寸，所述第二沟槽由所述掩膜层的上表面延伸至所述衬底的上表面，所述第一沟槽由所述衬底的上表面延伸至其内部；

形成覆盖所述沟槽的内表面，以及所述掩膜层的上表面的下极板；

形成覆盖所述下极板的表面的介质层，所述介质层在所述沟槽内形成填充空间；

形成填充所述填充空间，并覆盖所述介质层的表面的上极板。

在一实施方式中，所述介质层包括依次层叠的第一介质层、第二介质层和第三介质层；其中，所述第一介质层和所述第三介质层为氧化物层，所述第二介质层为氮化物层。

在一实施方式中，所述形成由所述掩膜层的上表面延伸至所述衬底内的沟槽，包括：

所述掩膜层包括依次层叠在所述衬底上的硬掩模层及层间介质层；

刻蚀所述硬掩模层和所述层间介质层，以在所述硬掩模层和所述层间介质层内形成第二沟槽；

经由所述第二沟槽刻蚀所述衬底，以形成从所述衬底的上表面延伸至其内部的第一沟槽；

刻蚀去除所述第二沟槽两侧的部分所述硬掩模层和部分所述层间介质层，以扩大所述第二沟槽，所述第一沟槽与所述第二沟槽共同形成所述沟槽。

在一实施方式中，所述方法还包括：

在形成所述上极板后，刻蚀去除所述层间介质层、部分所述上极板、部分所述介质层和部分所述下极板，刻蚀停止在所述硬掩模层上；

回刻蚀去除部分所述上极板；

刻蚀去除所述硬掩模层。

在一实施方式中，所述形成覆盖所述沟槽的内表面，以及所述掩膜层的上表面的下极板，包括：

采用物理气相沉积工艺形成所述下极板。

本公开的半导体结构及其制备方法，可以将导电金属均匀地沉积在整个沟槽的内表面，以形成下电极，而不需要进行离子注入工艺形成下极板，因此提高了下极板的均匀性，减少了寄生电阻。并且本公开实施例中，可以容纳更多的沟槽尺寸，因为现有技术中，面对不同尺寸的沟槽，离子注入的条件需要发生变化以应对离子均匀性和注入深度变化等问题，而本公开实施例中，采用沉积工艺沉积导电金属能始终做到附着在沟槽表面

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：

在附图中，相同或对应的标号表示相同或对应的部分。

图1示出了本公开实施例提供的半导体结构的结构示意图；

图2a示出了本公开实施例中形成层间介质层之后的截面示意图；

图2b示出了本公开实施例中形成第二沟槽之后的截面示意图；

图2c示出了本公开实施例中形成第一沟槽之后的截面示意图；

图2d示出了本公开实施例中去除部分层间介质层和硬掩模层之后的截面示意图；

图2e示出了本公开实施例中形成下极板之后的截面示意图；

图2f示出了本公开实施例中形成介质层之后的截面示意图；

图2g示出了本公开实施例中形成上极板之后的截面示意图；

图2h示出了本公开实施例中去除层间介质层之后的截面示意图；

图2i示出了本公开实施例中回刻蚀上极板之后的截面示意图；

图2j示出了本公开实施例中去除硬掩模层之后的截面示意图；

图2k示出了本公开实施例中形成隔离层之后的截面示意图；

图2l示出了本公开实施例中形成第一接触插塞和第二接触插塞之后的截面示意图；

图2m示出了本公开实施例中形成导电层之后的截面示意图。

部件号说明：

10、衬底；

100、沟槽；

101、第一沟槽；

102、第二沟槽；

103、填充空间；

11、浅沟槽隔离结构；

21、下极板；

22、介质层；

221、第一介质层；

222、第二介质层；

223、第三介质层；

23、上极板；

30、隔离层；

41、第一接触插塞；

42、第二接触插塞；

50、导电层；

60、掩模层；

61、硬掩模层；

62、层间介质层。

具体实施方式

应该理解，可以使用下面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

本公开实施例还提供了一种半导体结构，图1示出了本公开实施例提供的半导体结构的结构示意图。

如图1所示，半导体结构包括衬底10。

在一实施例中，衬底10可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底(Silicon on Insulator，SOI)、绝缘体上锗(Germanium on Insulator，GOI)衬底等。

衬底10内形成有浅沟槽隔离结构11。浅沟槽隔离结构11的材料包括但不限于二氧化硅。

半导体结构还包括若干个第一沟槽101，第一沟槽101从衬底10的上表面延伸至其内部。第一沟槽101的深度范围为7μm～10μm。

半导体结构还包括下极板21，覆盖第一沟槽101的内表面，以及第一沟槽101两侧的衬底10的上表面。下极板21位于衬底10表面的部分呈L形，其中，L形中平行于衬底10上表面的部分与第一沟槽101内的下极板21相接。

下极板21包括位于衬底10表面的部分，这部分使下极板21有空间通过接触插塞被引出。下极板21位于衬底10表面的部分的宽度范围为0.2μm～0.3μm，优选的，宽度为0.25μm。

下极板21的材料包括导电金属材料，于一实施例中，下极板21包括金属钛层和氮化钛层，其中，金属钛层的厚度范围90A～110A，优选的，厚度为100A；氮化钛层的厚度范围为1300A～1500A，优选的，厚度为1400A。

本公开实施例中，下极板21使用导电金属材料，因此不需要进行离子注入工艺形成下极板21，可以将导电金属均匀地沉积在整个沟槽101的内表面，提高了下极板21的均匀性，减少了寄生电阻。

半导体结构还包括介质层22，覆盖下极板21的表面，并在沟槽101内形成填充空间103。

介质层21包括依次层叠的第一介质层221、第二介质层222和第三介质层223；其中，第一介质层221和第三介质层223为氧化物层，第二介质层222为氮化物层。

第一介质层221和第三介质层223的材料包括但不限于二氧化硅，第二介质层222的材料包括但不限于氮化硅。

第一介质层221的厚度范围为70A～80A，优选的，厚度为75A；第二介质层222的厚度范围为100A～120A，优选的，厚度为110A；第三介质层223的厚度范围为30A～40A，优选的，厚度为35A。

介质层为ONO结构，中间的第二介质层222可以显著提高电容器的击穿电压，避免因介质缺陷、介质均匀性导致的薄弱位置在工作中的击穿。

半导体结构还包括上极板23，填充在介质层22在第一沟槽101内形成的填充空间103内。

上极板23的材料包括导电金属材料，于一实施例中，上极板23的材料包括但不限于金属钨。

上极板23的上表面与衬底10的上表面的高度差范围为0A～300A。

优选的，上极板23的上表面与衬底10的上表面齐平，即高度差为0A。如果上极板23的上表面与衬底10的上表面的高度差过大，即上极板23的上表面可能高于衬底10的上表面过多，或者，上极板23的上表面低于衬底10的上表面过多。如果上极板23的上表面高于衬底10的上表面过多，则上极板23可能会高于介质层22的上表面，如此上极板23和下极板21会有短路的风险；如果上极板23的上表面低于衬底10的上表面过多，则说明上极板23被过多刻蚀，如此会过多损失电容。

半导体结构还包括隔离层30，位于衬底10上，并覆盖下极板21、介质层22和上极板23的表面。隔离层30的材料包括但不限于二氧化硅。

半导体结构还包括第一接触插塞41，位于下极板21上，与下极板21位于衬底10表面的部分接触；第二接触插塞42，位于上极板23上，与上极板23的表面接触。

第一接触插塞41从隔离层30的上表面向下延伸，并与下极板21相接。

第二接触插塞42从隔离层30的上表面向下延伸，并与上极板23相接。

第一接触插塞41和第二接触插塞42的材料包括但不限于金属钨。

在一实施例中，下极板21位于衬底10表面的部分的宽度小于相邻两个第一沟槽101之间的距离，且大于第一接触插塞41的宽度。

下极板21位于衬底10表面的部分的宽度要小于相邻两个第一沟槽101之间的距离，以避免影响第一沟槽101的性能；下极板21位于衬底10表面的部分的宽度要大于第一接触插塞41的宽度，以便留出足够的空间形成第一接触插塞41。

半导体结构还包括导电层50，位于第一接触插塞41和第二接触插塞42上。导电层50的材料包括但不限于金属铝。

本公开实施例提供了一种半导体结构的制备方法，图2a至图2m示出了本公开实施例提供的半导体结构的制备方法的各阶段截面图。下面将结合图2a至图2m对本公开实施例提供的半导体结构的制备方法进行详细的说明。

图2a示出了本公开实施例中形成层间介质层之后的截面示意图。请参见图2a，提供衬底10。

在一实施例中，衬底10可以为单质半导体材料衬底(例如为硅衬底、锗衬底等)、复合半导体材料衬底(例如为锗硅衬底等)，或绝缘体上硅衬底(Silicon on Insulator，SOI)、绝缘体上锗(Germanium on Insulator，GOI)衬底等。

继续参见图2a，在衬底10内形成浅沟槽隔离结构11，浅沟槽隔离结构11由衬底10的上表面延伸至其内部。浅沟槽隔离结构11的材料包括但不限于二氧化硅。

继续参见图2a，形成位于衬底10上表面的掩模层60。

所述掩模层60包括依次堆叠的硬掩模层61和层间介质层62。

硬掩模层61和层间介质层62可以通过化学气相沉积(Chemical VaporDeposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(AtomicVapor Deposition，ALD)或其他沉积方法形成。

硬掩模层61的材料包括但不限于氮化硅，层间介质层62的材料包括但不限于二氧化硅。

硬掩模层61的厚度范围为1800A～2200A，优选的，厚度为2000A；层间介质层62的厚度范围为14kA～16kA，优选的，厚度为15kA。

图2b示出了本公开实施例中形成第二沟槽之后的截面示意图。请参见图2b，刻蚀硬掩模层61和层间介质层62，以在硬掩模层61和层间介质层62内形成第二沟槽102。

本步骤中，可以通过在层间介质层62上形成光刻胶层(图中未示出)，然后光刻图案化光刻胶层，以形成位于光刻胶层上的第二沟槽图案，然后利用沟槽图案刻蚀硬掩模层61和层间介质层62，以形成位于硬掩模层61和层间介质层62内的第二沟槽102。

其中，刻蚀工艺可以是湿法刻蚀工艺，也可以是干法刻蚀工艺。优选为干法刻蚀工艺。干法刻蚀工艺包括但不限定于离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀中的至少之一。

图2c示出了本公开实施例中形成第一沟槽之后的截面示意图。请参见图2c，经由第二沟槽102刻蚀衬底10，以形成从衬底10的上表面延伸至其内部的第一沟槽101。

其中，刻蚀工艺可以是湿法刻蚀工艺，也可以是干法刻蚀工艺。优选为干法刻蚀工艺。干法刻蚀工艺包括但不限定于离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀中的至少之一。

第一沟槽101的深度范围为7μm～10μm。

在一实施例中，在垂直于衬底10上表面方向的投影中，第一沟槽101的形状为圆形。

在形成第一沟槽101后，清洗刻蚀后的副产物。

图2d示出了本公开实施例中去除部分层间介质层和硬掩模层之后的截面示意图。请参见图2d，刻蚀去除第二沟槽102两侧的部分硬掩模层61和部分层间介质层62，以扩大第二沟槽102，第二沟槽102与第一沟槽101共同形成沟槽100。这里扩大了第二沟槽102，以便在第二沟槽102内打开下极板的连接出口，后续可以在下极板上形成第一接触插塞。

图2e示出了本公开实施例中形成下极板之后的截面示意图。请参见图2e，形成覆盖沟槽100的内表面，以及掩膜层60的上表面的下极板21。

本步骤中，采用物理气相沉积工艺形成下极板21。

下极板21的材料包括导电金属材料，于一实施例中，下极板21包括金属钛层和氮化钛层，其中，金属钛层的厚度范围90A～110A，优选的，度为100A氮化钛层的厚度范围为1300A～1500A，优选的，厚度为1400A。

本公开实施例中，下极板21使用导电金属材料，因此不需要进行离子注入工艺形成下极板21，可以将导电金属均匀地沉积在整个沟槽100的内表面，提高了下极板21的均匀性，减少了寄生电阻。

图2f示出了本公开实施例中形成介质层之后的截面示意图。请参见图2f，形成覆盖下极板21的表面的介质层22，介质层22在沟槽100内形成填充空间103。

介质层22可以通过化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Vapor Deposition，ALD)或其他沉积方法形成。

介质层22包括依次层叠的第一介质层221、第二介质层222和第三介质层223；其中，第一介质层221和第三介质层223为氧化物层，第二介质层222为氮化物层。

第一介质层221和第三介质层223的材料包括但不限于二氧化硅，第二介质层222的材料包括但不限于氮化硅。

第一介质层221的厚度范围为70A～80A，优选的，厚度为75A；第二介质层222的厚度范围为100A～120A，优选的，厚度为110A；第三介质层223的厚度范围为30A～40A，优选的，厚度为35A。

介质层为ONO结构，中间的第二介质层222可以显著提高电容器的击穿电压，避免因介质缺陷、介质均匀性导致的薄弱位置在工作中的击穿。

图2g示出了本公开实施例中形成上极板之后的截面示意图。请参见图2g，形成填充填充空间103，并覆盖介质层22的表面的上极板23。

上极板23的材料包括导电金属材料，于一实施例中，上极板23的材料包括但不限于金属钨。

上极板23可以通过化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Vapor Deposition，ALD)或其他沉积方法形成。

图2h示出了本公开实施例中去除层间介质层之后的截面示意图。请参见图2h，刻蚀去除层间介质层62、部分上极板23、部分介质层22和部分下极板21，刻蚀停止在硬掩模层61上。

本步骤中，需要刻蚀去除位于层间介质层62上的下极板21、介质层22和上极板23，以及层间介质层62。

其中，刻蚀工艺可以是湿法刻蚀工艺，也可以是干法刻蚀工艺。优选为干法刻蚀工艺。干法刻蚀工艺包括但不限定于离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀中的至少之一。

本公开实施例中，硬掩模层61可以作为刻蚀停止层，如此，在刻蚀时可以避免衬底10受到损伤。

图2i示出了本公开实施例中回刻蚀上极板之后的截面示意图。请参见图2i，回刻蚀去除部分上极板23，使上极板23的上表面低于介质层22的上表面。

在一实施例中，上极板23的上表面与衬底10的上表面的高度差范围为0A～300A。

优选的，上极板23的上表面与衬底10的上表面齐平，即高度差为0A。如果上极板23的上表面与衬底10的上表面的高度差过大，即上极板23的上表面可能高于衬底10的上表面过多，或者，上极板23的上表面低于衬底10的上表面过多。如果上极板23的上表面高于衬底10的上表面过多，则上极板23可能会高于介质层22的上表面，如此上极板23和下极板21会有短路的风险；如果上极板23的上表面低于衬底10的上表面过多，则说明上极板23被过多刻蚀，如此会过多损失电容。

图2j示出了本公开实施例中去除硬掩模层之后的截面示意图。请参见图2j，刻蚀去除图2i中的硬掩模层61。

其中，刻蚀工艺可以是湿法刻蚀工艺，也可以是干法刻蚀工艺。优选为干法刻蚀工艺。干法刻蚀工艺包括但不限定于离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀中的至少之一。

图2k示出了本公开实施例中形成隔离层之后的截面示意图。请参见图2k，形成位于衬底10上的隔离层30，隔离层30覆盖下极板21、介质层22和上极板23的表面。

隔离层30可以通过化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Vapor Deposition，ALD)或其他沉积方法形成。

隔离层30的材料包括但不限于二氧化硅。

图2l示出了本公开实施例中形成第一接触插塞和第二接触插塞之后的截面示意图。请参见图2l，形成位于下极板21上的第一接触插塞41，第一接触插塞41与下极板21位于衬底10表面的部分接触，以及形成位于上极板23上的第二接触插塞42，第二接触插塞42与上极板23的表面接触。

本步骤中，可以通过先形成从隔离层30的上表面延伸至下极板21上，并贯穿介质层22的第一接触孔(图中未示出)，以及形成从隔离层30的上表面延伸至上极板21上的第二接触孔(图中未示出)，然后在第一接触孔和第二接触孔内沉积导电材料，以分别形成第一接触插塞41和第二接触插塞42。

第一接触插塞41和第二接触插塞42的材料包括但不限于金属钨。

在一实施例中，下极板21位于衬底10表面的部分的宽度小于相邻两个沟槽101之间的距离，且大于第一接触插塞41的宽度。

下极板21位于衬底10表面的部分的宽度要小于相邻两个第一沟槽101之间的距离，以避免影响第一沟槽101的性能；下极板21位于衬底10表面的部分的宽度要大于第一接触插塞41的宽度，以便留出足够的空间形成第一接触插塞41。

图2m示出了本公开实施例中形成导电层之后的截面示意图。请参见图2m，形成位于第一接触插塞41和第二接触插塞42上的导电层50。

导电层50可以通过化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Vapor Deposition，ALD)或其他沉积方法形成。

导电层50的材料包括但不限于金属铝。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。