半导体器件

相关申请的交叉引用

本专利申请要求于2021年7月21日在韩国知识产权局提交的韩国专利申请No.10-2021-0095982的优先权，其全部内容通过引用合并于此。

技术领域

本公开涉及半导体器件及其制造方法，并且具体地，涉及包括场效应晶体管的半导体器件及其制造方法。

背景技术

由于半导体器件的小尺寸、多功能性和/或低成本特性，半导体器件在电子产业中是重要元件。半导体器件可以被分类为用于存储数据的半导体存储器件、用于处理数据的半导体逻辑器件以及包括存储元件和逻辑元件的混合半导体器件。随着电子产业的发展，对具有改善的特性的半导体器件的需求会不断增加。例如，对具有高可靠性、高性能和/或多功能的半导体器件的需求会不断增加。为满足此需求，半导体器件的复杂性和/或集成密度会增加。

发明内容

本发明构思的实施例提供了一种具有改善的可靠性的半导体器件及其制造方法。

根据本发明构思的实施例，半导体器件可以包括：衬底，所述衬底包括第一有源图案和第二有源图案；栅电极，所述栅电极在与所述第一有源图案和所述第二有源图案交叉的第一方向上延伸，所述栅电极包括位于所述第一有源图案上的第一栅电极和位于所述第二有源图案上的第二栅电极；栅极切割图案，所述栅极切割图案在所述第一栅电极和所述第二栅电极之间延伸；栅极间隔物，所述栅极间隔物位于所述栅电极的相对的侧表面上；以及栅极覆盖图案，所述栅极覆盖图案位于所述栅电极的顶表面、所述栅极切割图案的顶表面和所述栅极间隔物的顶表面上，并且在所述第一方向上延伸。所述栅极切割图案包括第一侧表面和第二侧表面，所述第一侧表面和所述第二侧表面在与所述第一方向交叉的第二方向上彼此相对并且与所述栅极间隔物中的相应的栅极间隔物接触。所述栅极切割图案的所述顶表面比所述栅极间隔物的所述顶表面更靠近所述衬底。

根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括在第一方向上彼此相邻的第一逻辑单元和第二逻辑单元；第一有源图案和第二有源图案，所述第一有源图案位于所述第一逻辑单元上，所述第二有源图案位于所述第二逻辑单元上；第一栅电极和第二栅电极，所述第一栅电极位于所述第一有源图案上，所述第二栅电极位于所述第二有源图案上，所述第二栅电极在所述第一方向上与所述第一栅电极对准；栅极切割图案，所述栅极切割图案与所述第一逻辑单元和所述第二逻辑单元之间的边界相邻并且在所述第一栅电极和所述第二栅电极之间延伸；栅极间隔物，所述栅极间隔物在所述第一方向上延伸；以及栅极覆盖图案，所述栅极覆盖图案位于所述第一栅电极和所述第二栅电极以及所述栅极切割图案上，并且在所述第一方向上延伸。所述栅极间隔物在所述第一栅电极的相对的侧表面、所述第二栅电极的相对的侧表面和所述栅极切割图案的相对的侧表面上延伸。所述栅极覆盖图案在所述第一栅电极的顶表面、所述第二栅电极的顶表面和所述栅极切割图案的顶表面上延伸。每个所述栅极间隔物包括第一栅极间隔物和第二栅极间隔物，所述第二栅极间隔物的介电常数高于所述第一栅极间隔物的介电常数。所述第一栅极间隔物位于所述栅极切割图案和所述第二栅极间隔物之间，并且所述栅极覆盖图案位于所述第一栅极间隔物的顶表面和所述第二栅极间隔物的顶表面上。

根据本发明构思的实施例，一种半导体器件可以包括：衬底，所述衬底包括逻辑单元，所述逻辑单元具有在第一方向上彼此分开的PMOSFET区域和NMOSFET区域，所述逻辑单元的外围包括在与所述第一方向交叉的第二方向上彼此相对的第一边界和第二边界以及在所述第一方向上彼此相对的第三边界和第四边界；器件隔离层，所述器件隔离层位于所述衬底上并且限定所述PMOSFET区域上的第一有源图案和所述NMOSFET区域上的第二有源图案，所述第一有源图案和所述第二有源图案在所述第二方向上延伸，所述第一有源图案和所述第二有源图案中的每一者的上部远离所述衬底突出且超出所述器件隔离层；栅电极，所述栅电极在所述第一方向上延伸并且与所述第一有源图案和所述第二有源图案交叉；第一源极/漏极图案和第二源极/漏极图案，所述第一源极/漏极图案和所述第二源极/漏极图案分别位于所述第一有源图案和所述第二有源图案上；栅极间隔物，所述栅极间隔物位于所述栅电极的相对的侧表面上并且在所述第一方向上延伸；分隔结构，所述分隔结构与所述第一边界或所述第二边界中的至少一者相邻；栅极切割图案，所述栅极切割图案与所述第三边界或所述第四边界中的至少一者相邻，其中，所述栅极切割图案在所述栅极间隔物之间延伸；栅极绝缘层，所述栅极绝缘层位于所述栅电极和所述第一有源图案之间、所述栅电极和所述第二有源图案之间以及所述栅电极和所述栅极切割图案之间；栅极覆盖图案，所述栅极覆盖图案位于所述栅电极的顶表面、所述栅极切割图案的顶表面和所述栅极间隔物的顶表面上，并且在所述第一方向上延伸；层间绝缘层，所述层间绝缘层位于所述栅极覆盖图案上；有源接触，所述有源接触穿透所述层间绝缘层并且电连接到所述第一源极/漏极图案或所述第二源极/漏极图案中的至少一者；栅极接触，所述栅极接触穿透所述层间绝缘层和所述栅极覆盖图案，并且电连接到所述栅电极；第一金属层，所述第一金属层位于所述层间绝缘层上，所述第一金属层包括与所述栅极切割图案垂直地交叠的电力线以及分别电连接到所述有源接触和所述栅极接触的第一互连线；以及第二金属层，所述第二金属层位于所述第一金属层上。所述第二金属层包括电连接到所述第一金属层的第二互连线，所述栅极切割图案包括第一侧表面和第二侧表面，所述第一侧表面和所述第二侧表面在所述第二方向上彼此相对并且与所述栅极间隔物中的相应的栅极间隔物接触，并且所述栅极切割图案的所述顶表面比所述栅极间隔物的所述顶表面更靠近所述衬底。

根据本发明构思的实施例，一种制造半导体器件的方法可以包括：在衬底上形成第一有源图案和第二有源图案；形成牺牲图案，所述牺牲图案与所述第一有源图案和所述第二有源图案交叉并且在第一方向上延伸；在所述牺牲图案的相对的侧表面上形成栅极间隔物，每个所述栅极间隔物包括第一栅极间隔物和第二栅极间隔物，所述第二栅极间隔物的介电常数高于所述第一栅极间隔物的介电常数；使所述牺牲图案凹陷；使通过使所述牺牲图案凹陷而暴露的所述第一栅极间隔物凹陷；形成栅极切割图案以穿透所述牺牲图案；将所述牺牲图案替换为栅电极；使所述第二栅极间隔物和所述栅极切割图案凹陷；以及在所述栅电极、所述栅极切割图案、所述第一栅极间隔物和所述第二栅极间隔物上形成栅极覆盖图案。

附图说明

图1至图3是示出根据本发明构思的实施例的半导体器件的逻辑单元的概念图。

图4是示出根据本发明构思的实施例的半导体器件的俯视图。

图5A、图5B、图5C、图5D和图5E是分别沿着图4的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的截面图。

图6A是示出图5B的部分“M”的放大截面图，并且图6B是示出图5C的部分“N”的放大截面图。

图6C是沿着图5C的线P-P'截取的俯视图。

图7、图9、图11、图13、图15和图17是示出根据本发明构思的实施例的制造半导体器件的方法的俯视图。

图8A、图10A、图12A、图14A、图16A和图18A是分别沿着图7、图9、图11、图13、图15和图17的线A-A'截取的截面图。

图8B、图10B、图12B、图14B、图16B和图18B是分别沿着图7、图9、图11、图13、图15和图17的线B-B'截取的截面图。

图8C、图10C、图12C、图14C、图16C和图18C是分别沿着图7、图9、图11、图13、图15和图17的线C-C'截取的截面图。

图10D、图12D、图14D、图16D和图18D是分别沿着图9、图11、图13、图15和图17的线D-D'截取的截面图。

图12E是沿着图11的线E-E'截取的截面图。

图19、图21和图23是示出根据比较示例的制造半导体器件的方法的俯视图。

图20A、图22A和图24是分别沿着图19、图21和图23的线A-A'截取的截面图。

图20B和22B是分别沿着图19和图21的线B-B'截取的截面图。

图20C是沿着图19的线C-C'截取的截面图。

图25和图26是均示出根据本发明构思的实施例的半导体器件的一部分(例如，图5B的部分M)的放大截面图。

图27A、图27B、图27C、图27D和图27E是分别沿着图4的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的截面图，以示出根据本发明构思的实施例的半导体器件。

具体实施方式

现在将参考附图更全面地描述本发明构思的示例实施例，在附图中示出了示例实施例。

图1至图3是示出根据本发明构思的实施例的半导体器件的逻辑单元的概念图。

参考图1，可以提供单高度单元SHC。详细地，第一电力线M1_R1和第二电力线M1_R2可以设置在衬底100上。第一电力线M1_R1可以是被提供漏极电压VDD(例如，电源电压)的导电路径。第二电力线M1_R2可以是被提供源电压VSS(例如，接地电压)的导电路径。术语第一、第二、第三等在本文中可以仅用于将一个元件与另一元件区分开。

单高度单元SHC可以限定在第一电力线M1_R1和第二电力线M1_R2之间。单高度单元SHC可以包括一个PMOSFET区域PR和一个NMOSFET区域NR。换言之，单高度单元SHC可以具有设置在第一电力线M1_R1和第二电力线M1_R2之间的CMOS结构。

在实施例中，PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上具有相同的宽度。在实施例中，PMOSFET区域PR和NMOSFET区域NR可以在第一方向D1上具有彼此不同的宽度。单高度单元SHC在第一方向D1上的长度可以被定义为第一高度HE1。第一高度HE1可以基本上等于第一电力线M1_R1和第二电力线M1_R2之间的距离(例如，节距)。

单高度单元SHC可以构成单个逻辑单元。在本说明书中，逻辑单元可以意指被配置为执行特定功能的逻辑器件(例如，AND、OR、XOR、XNOR、反相器等)。换言之，逻辑单元可以包括构成逻辑器件的晶体管和将晶体管彼此连接的互连线。

参考图2，可以提供双高度单元DHC。详细地，第一电力线M1_R1、第二电力线M1_R2和第三电力线M1_R3可以设置在衬底100上。第一电力线M1_R1可以设置在第二电力线M1_R2和第三电力线M1_R3之间。第三电力线M1_R3可以是被提供漏极电压VSS的导电路径。

双高度单元DHC可以限定在第二电力线M1_R2和第三电力线M1_R3之间。双高度单元DHC可以包括第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1和第二NMOSFET区域NR2。

第一NMOSFET区域NR1可以与第二电力线M1_R2相邻。第二NMOSFET区域NR2可以与第三电力线M1_R3相邻。第一PMOSFET区域PR1和第二PMOSFET区域PR2可以与第一电力线M1_R1相邻。当在俯视图中观察时，第一电力线M1_R1可以设置在第一PMOSFET区域PR1和第二PMOSFET区域PR2之间。

双高度单元DHC在第一方向D1上的长度可以被定义为第二高度HE2。第二高度HE2可以是图1的第一高度HE1的大约两倍。双高度单元DHC的第一PMOSFET区域PR1和第二PMOSFET区域PR2可以组合以用作单个PMOSFET区域。

因此，双高度单元DHC的PMOS晶体管的沟道尺寸可以大于先前参考图1描述的单高度单元SHC的PMOS晶体管的沟道尺寸。例如，双高度单元DHC的PMOS晶体管的沟道尺寸可以是单高度单元SHC的PMOS晶体管的沟道尺寸的大约两倍。在这种情况下，双高度单元DHC可以以比单倍高度单元SHC高的速度操作。在实施例中，图2所示的双高度单元DHC可以被定义为多高度单元。尽管未示出，但是多高度单元可以包括单元高度是单高度单元SHC的单元高度的大约三倍的三高度单元。

参考图3，第一单高度单元SHC1、第二单高度单元SHC2和双高度单元DHC可以二维地设置在衬底100上。第一单高度单元SHC1可以设置在第一电力线M1_R1和第二电力线M1_R2之间。第二单高度单元SHC2可以设置在第一电力线M1_R1和第三电力线M1_R3之间。第二单高度单元SHC2可以在第一方向D1上与第一单高度单元SHC1相邻。

双高度单元DHC可以设置在第二电力线M1_R2和第三电力线M1_R3之间。双高度单元DHC可以在第二方向D2上与第一单高度单元SHC1和第二单高度单元SHC2相邻。

分隔结构DB可以设置在第一单高度单元SHC1和双高度单元DHC之间以及第二单高度单元SHC2和双高度单元DHC之间。双高度单元DHC的有源区可以通过分隔结构DB与第一单高度单元SHC1和第二单高度单元SHC2中的每一者的有源区电隔离。

图4是示出根据本发明构思的实施例的半导体器件的俯视图。图5A至图5E是分别沿着图4的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的截面图。图6A是示出图5B的部分“M”的放大截面图，并且图6B是示出图5C的部分“N”的放大截面图。图6C是沿着图5C的线P-P'截取的俯视图。图4和图5A至图5E示出图3的第一单高度单元SHC1和第二单高度单元SHC2的详细结构的示例。

参考图4和图5A至图5E，第一单高度单元SHC1和第二单高度单元SHC2可以设置在衬底100上。构成逻辑电路的逻辑晶体管可以设置在第一单高度单元SHC1和第二单高度单元SHC2中的每一者上。衬底100可以是包括硅、锗、硅锗等的半导体衬底或化合物半导体衬底。在实施例中，衬底100可以是硅晶片。

衬底100可以具有第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1和第二NMOSFET区域NR2。第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1和第二NMOSFET区域NR2均可以在第二方向D2上延伸。

第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1和第二NMOSFET区域NR2可以由形成在衬底100的上部中的第二沟槽TR2限定。例如，第二沟槽TR2可以位于第一NMOSFET区域NR1和第一PMOSFET区域PR1之间。第二沟槽TR2可以位于第一PMOSFET区域PR1和第二PMOSFET区域PR2之间。第二沟槽TR2可以位于第二PMOSFET区域PR2和第二NMOSFET区域NR2之间。

第一有源图案AP1可以设置在第一PMOSFET区域PR1和第二PMOSFET区域PR2中的每一者上。第二有源图案AP2可以设置在第一NMOSFET区域NR1和第二NMOSFET区域NR2中的每一者上。

第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸以彼此平行。第一有源图案AP1和第二有源图案AP2均可以是衬底100的垂直突出部分。第一沟槽TR1可以限定在相邻的第一有源图案AP1之间以及相邻的第二有源图案AP2之间。第一沟槽TR1可以比第二沟槽TR2浅。

可以提供器件隔离层ST以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括氧化硅层。第一有源图案AP1和第二有源图案AP2中的每一者的上部可以是高于器件隔离层ST(即，相对于衬底100)或在器件隔离层ST上方垂直地延伸的突出图案(例如，参见图5E)。第一有源图案AP1和第二有源图案AP2中的每一者的上部可以具有鳍形。器件隔离层ST可以不覆盖第一有源图案AP1和第二有源图案AP2中的每一者的上部。器件隔离层ST可以覆盖第一有源图案AP1和第二有源图案AP2中的每一者的下侧表面。如本文使用的，术语“围绕”或“覆盖”可以不需要完全覆盖。

第一源极/漏极图案SD1可以设置在第一PMOSFET区域PR1和第二PMOSFET区域PR2中的每一者上。第一源极/漏极图案SD1可以设置在每个第一有源图案AP1的上部中。第一源极/漏极图案SD1可以是第一导电类型(例如，p型)的杂质区域。第一沟道图案CH1可以介于在第二方向D2上彼此相邻的每对第一源极/漏极图案SD1之间。

第二源极/漏极图案SD2可以设置在第一NMOSFET区域NR1和第二NMOSFET区域NR2中的每一者上。第二源极/漏极图案SD2可以设置在每个第二有源图案AP2的上部中。第二源极/漏极图案SD2可以是第二导电类型(例如，n型)的杂质区域。第二沟道图案CH2可以介于在第二方向D2上彼此相邻的每对第二源极/漏极图案SD2之间。

第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。作为示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2可以具有与第一沟道图案CH1和第二沟道图案CH2的顶表面共面的顶表面。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2的顶表面可以高于第一沟道图案CH1和第二沟道图案CH2的顶表面。

第一源极/漏极图案SD1可以包括晶格常数大于衬底100的晶格常数的半导体材料(例如，SiGe)。在这种情况下，成对的第一源极/漏极图案SD1可以对它们之间的第一沟道图案CH1施加压应力。在实施例中，第二源极/漏极图案SD2可以由与衬底100相同的半导体材料(例如，Si)形成或包括与衬底100相同的半导体材料(例如，Si)。

栅电极GE可以设置为与第一有源图案AP1和第二有源图案AP2交叉并且在第一方向D1上延伸。栅电极GE可以在第二方向D2上以第一节距布置。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2垂直地(例如，沿着第三方向D3)交叠。每个栅电极GE可以设置为面向第一沟道图案CH1和第二沟道图案CH2中的每一者的顶表面和相对的侧表面。

返回参考图5E，栅电极GE可以设置在沟道图案CH1或CH2的第一顶表面TS1和至少一个第一侧表面SW1上。换言之，根据本实施例的晶体管可以是三维场效应晶体管(例如，FinFET)，其中，栅电极GE设置为三维地围绕沟道图案CH1或CH2。

返回参考图4和图5A至图5E，第一单高度单元SHC1可以具有在第二方向D2上彼此相对的第一边界BD1和第二边界BD2。第一边界BD1和第二边界BD2可以在第一方向D1上延伸。第一单高度单元SHC1可以具有在第一方向D1上彼此相对的第三边界BD3和第四边界BD4。第三边界BD3和第四边界BD4可以在第二方向D2上延伸。将理解的是，本文描述的边界(例如，BD1-BD4)可以不是物理结构，而是表示本文描述的相应单元的相应边界或外围。因此，术语“界限”和“边界”在本文中可以互换使用。

栅极切割图案CT可以设置在第一单高度单元SHC1和第二单高度单元SHC2中的每一者的与第二方向D2平行的边界上。例如，栅极切割图案CT可以设置在第一单高度单元SHC1的第三边界BD3和第四边界BD4上。栅极切割图案CT可以沿着第三边界BD3以第一节距布置。栅极切割图案CT可以沿着第四边界BD4以第一节距布置。当在俯视图中观察时，第三边界BD3和第四边界BD4上的栅极切割图案CT可以设置为分别与栅电极GE交叠。

参考图5E，栅极切割图案CT可以在第三方向D3上从器件隔离层ST延伸到栅极覆盖图案GP。在实施例中，栅极切割图案CT的顶表面TOP4可以低于栅电极GE的顶表面TOP3(即，更靠近衬底100)。栅极切割图案CT的顶表面TOP4可以与栅极覆盖图案GP的底表面直接接触。被描述为“直接”接触其他元件或层或“直接地”在其他元件或层上的元件或层在它们之间没有中间元件或层。栅极切割图案CT可以由至少一种绝缘材料(例如，氮化硅、氧化硅或它们的组合)形成或包括至少一种绝缘材料(例如，氮化硅、氧化硅或它们的组合)。

第一单高度单元SHC1上的栅电极GE可以通过栅极切割图案CT与第二单高度单元SHC2上的栅电极GE分开。栅极切割图案CT可以介于第一单高度单元SHC1和第二单高度单元SHC2上的在第一方向D1上彼此对准的栅电极GE之间。换言之，在第一方向D1上延伸的栅电极GE可以被栅极切割图案CT划分或分离成多个栅电极GE。

成对的栅极间隔物GS可以设置在每个栅电极GE的相对或相反的侧表面上。栅极间隔物GS可以沿着栅电极GE并且在第一方向D1上延伸。栅极间隔物GS的顶表面可以高于与其相邻的栅电极GE的顶表面。栅极间隔物GS的顶表面可以低于下面将描述的栅极覆盖图案GP的顶表面。栅极间隔物GS的顶表面可以低于栅极切割图案CT的顶表面。

栅极间隔物GS可以由SiCN、SiOCN或SiN中的至少一种形成，或者包括SiCN、SiOCN或SiN中的至少一种。在实施例中，参考图6A，栅极间隔物GS可以具有包括第一栅极间隔物GS1和第二栅极间隔物GS2的多层结构。第一栅极间隔物GS1和第二栅极间隔物GS2可以包括彼此不同的材料。例如，第一栅极间隔物GS1可以由低k电介质材料(例如，具有比氧化硅更低的介电常数，诸如SiOCN)形成或包括该低k电介质材料，第二栅极间隔物GS2可以由具有良好的抗蚀刻性质的材料(例如，SiN)形成或包括具有良好的抗蚀刻性质的材料(例如，SiN)。第一栅极间隔物GS1的介电常数可以小于第二栅极间隔物GS2的介电常数。第一栅极间隔物GS1在第二方向D2上的厚度可以大于第二栅极间隔物GS2在第二方向D2上的厚度。

返回参考图4和图5A至图5E，栅极覆盖图案GP可以设置在每个栅电极GE上。栅极覆盖图案GP可以沿着栅电极GE或在第一方向D1上延伸。栅极覆盖图案GP可以覆盖栅电极GE的顶表面TOP3和栅极切割图案CT的顶表面TOP4。栅极覆盖图案GP还可以覆盖栅极间隔物GS的顶表面，如图6A和6B所示。

栅极覆盖图案GP可以由相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料形成，或者包括相对于下面将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极覆盖图案GP可以由SiON、SiCN、SiOCN或SiN中的至少一种形成，或者包括SiON、SiCN、SiOCN或SiN中的至少一种。

栅极绝缘层GI可以介于栅电极GE和第一有源图案AP1之间以及栅电极GE和第二有源图案AP2之间。栅极绝缘层GI可以沿着其上的栅电极GE的底表面延伸。作为示例，栅极绝缘层GI可以覆盖沟道图案CH1或CH2的第一顶表面TS1和第一侧表面SW1。栅极绝缘层GI可以在栅电极GE下方覆盖器件隔离层ST的顶表面(例如，参见图5E)。

在实施例中，栅极绝缘层GI可以由介电常数高于氧化硅层的介电常数的高k电介质材料形成或包括该高k电介质材料。例如，高k电介质材料可以包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽或铌酸铅锌中的至少一种。栅极绝缘层GI可以具有其中氧化硅层和高k电介质层堆叠的多层结构。

在另一实施例中，半导体器件可以包括使用负电容器的负电容(NC)FET。例如，栅极绝缘层GI可以包括展现铁电性质的铁电层和展现顺电性质的顺电层。

铁电层可以具有负电容，而顺电层可以具有正电容。在两个或更多个电容器串联连接并且每个电容器具有正电容的情况下，总电容可以减小至比每个电容器的电容小的值。相比之下，在串联连接的电容器中的至少一者具有负电容的情况下，串联连接的电容器的总电容可以具有正值，并且可以大于每个电容的绝对值。

在具有负电容的铁电层和具有正电容的顺电层串联连接的情况下，串联连接的铁电层和顺电层的总电容可以增加。由于总电容的这种增加，包括铁电层的晶体管在室温下可以具有小于60mV/decade的亚阈值摆幅(SS)。

铁电层可以具有铁电性质。铁电层可以由例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种形成，或者包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和/或氧化铅锆钛中的至少一种。这里，氧化铪锆可以是掺杂有锆(Zr)的氧化铪。或者，氧化铪锆可以是由铪(Hf)、锆(Zr)或氧(O)组成的化合物。

铁电层还可以包括掺杂剂。例如，掺杂剂可以包括铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)或锡(Sn)中的至少一种。铁电层中的掺杂剂的种类可以根据铁电层中包括的铁电材料而变化。

在铁电层包括氧化铪的情况下，铁电层中的掺杂剂可以包括例如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)或钇(Y)中的至少一种。

在掺杂剂是铝(Al)的情况下，铁电层中的铝的含量可以在大约3at％(原子百分比)至8at％的范围内。这里，掺杂剂(例如，铝原子)的含量可以是铝原子的数目与铪原子和铝原子的数目之比。

在掺杂剂是硅(Si)的情况下，铁电层中的硅的含量可以在大约2at％至10at％的范围内。在掺杂剂是钇(Y)的情况下，铁电层中的钇的含量可以在大约2at％至10at％的范围内。在掺杂剂是钆(Gd)的情况下，铁电层中的钆的含量可以在大约1at％至7at％的范围内。在掺杂剂是锆(Zr)的情况下，铁电层中的锆的含量可以在大约50at％至80at％的范围内。

顺电层可以具有顺电性质。顺电层可以由例如氧化硅和/或高k金属氧化物形成，或者包括例如氧化硅和/或高k金属氧化物。可以用作顺电层的金属氧化物可以包括例如氧化铪、氧化锆和/或氧化铝，但是本发明构思不限于这些示例。

铁电层和顺电层可以由相同的材料形成或包括相同的材料。铁电层可以具有铁电性质，但是顺电层可以不具有铁电性质。例如，在铁电层和顺电层包含氧化铪的情况下，铁电层中的氧化铪的晶体结构可以与顺电层中的氧化铪的晶体结构不同。

只有当铁电层的厚度在特定范围内时，铁电层才可以展现出铁电性质。在实施例中，铁电层可以具有范围为大约0.5nm至10nm的厚度，但是本发明构思不限于该示例。由于与铁电性质的出现相关联的临界厚度根据铁电材料的种类而变化，所以铁电层的厚度可以根据铁电材料的种类而变化。

作为示例，栅极绝缘层GI可以包括单个铁电层。作为另一示例，栅极绝缘层GI可以包括彼此间隔开的多个铁电层。栅极绝缘层GI可以具有其中多个铁电层和多个顺电层交替堆叠的多层结构。

栅电极GE可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层GI上以与第一沟道图案CH1和第二沟道图案CH2相邻。第一金属图案可以包括可用于调整晶体管的阈值电压的功函数金属。通过调整第一金属图案的厚度和/或组成，可以实现具有期望的阈值电压的晶体管。

第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括诸如钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)的至少一种金属材料以及氮(N)。第一金属图案还可以包括碳(C)。第一金属图案可包括多个堆叠的功函数金属层。

第二金属图案可以由电阻低于第一金属图案的电阻的金属材料形成，或者包括电阻低于第一金属图案的电阻的金属材料。例如，第二金属图案可以由诸如钨(W)、铝(Al)、钛(Ti)和钽(Ta)的至少一种金属材料形成，或者包括诸如钨(W)、铝(Al)、钛(Ti)和钽(Ta)的至少一种金属材料。

第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的顶表面可以与栅极覆盖图案GP的顶表面基本上共面。

第二层间绝缘层120可以设置在第一层间绝缘层110上以覆盖栅极覆盖图案GP和栅极切割图案CT。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。作为示例，第一层间绝缘层110至第四层间绝缘层140均可以包括氧化硅层。

成对的分隔结构DB可以设置在第一单高度单元SHC1和第二单高度单元SHC2中的每一者的两个相对侧处以在第二方向D2上彼此相对。例如，成对的分隔结构DB可以分别设置在第一单高度单元SHC1的第一边界BD1和第二边界BD2上。分隔结构DB可以在第一方向D1上并且平行于栅电极GE延伸。分隔结构DB和与其相邻的栅电极GE之间的节距可以等于第一节距。

分隔结构DB可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以延伸到第一有源图案AP1和第二有源图案AP2中。分隔结构DB可以设置为穿透第一有源图案AP1和第二有源图案AP2中的每一者的上部。分隔结构DB可以将第一单高度单元SHC1和第二单高度单元SHC2中的每一者的有源区与相邻单元的有源区电隔离。

有源接触AC可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。每个有源接触AC可以设置在成对的栅电极GE之间。当在俯视图中观察时，每个有源接触AC可以是在第一方向D1上延伸的条形或线形图案。

有源接触AC可以是自对准接触。例如，有源接触AC可以通过使用栅极覆盖图案GP和栅极间隔物GS的自对准工艺来形成。在实施例中，有源接触AC可以覆盖栅极间隔物GS的侧表面的至少一部分。尽管未示出，但是有源接触AC可以覆盖栅极覆盖图案GP的顶表面的一部分。

硅化物图案SC可以介于有源接触AC与第一源极/漏极图案SD1以及有源接触AC与第二源极/漏极图案SD2之间。有源接触AC可以通过硅化物图案SC分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。硅化物图案SC可以由至少一种金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和/或硅化钴)形成，或者包括至少一种金属硅化物材料(例如，硅化钛、硅化钽、硅化钨、硅化镍和/或硅化钴)。

返回参考图5D，第一单高度单元SHC1上的至少一个有源接触AC可以将第一PMOSFET区域PR1的第一源极/漏极图案SD1电连接到第一NMOSFET区域NR1的第二源极/漏极图案SD2。有源接触AC可以在第一方向D1上从第一NMOSFET区域NR1的第二源极/漏极图案SD2延伸到第一PMOSFET区域PR1的第一源极/漏极图案SD1。有源接触AC可以包括位于第一源极/漏极图案SD1上的第一主体部分BP1和位于第二源极/漏极图案SD2上的第二主体部分BP2。第一主体部分BP1可以通过硅化物图案SC连接到第一源极/漏极图案SD1的顶表面，并且第二主体部分BP2可以通过硅化物图案SC连接到第二源极/漏极图案SD2的顶表面。第一有源接触AC1还可以包括介于第一主体部分BP1和第二主体部分BP2之间的突出部分PRP。突出部分PRP可以设置在第一PMOSFET区域PR1和第一NMOSFET区域NR1之间的器件隔离层ST上。

突出部分PRP可以沿着第一源极/漏极图案SD1的倾斜侧表面从第一主体部分BP1朝向器件隔离层ST延伸。突出部分PRP可以沿着第二源极/漏极图案SD2的倾斜侧表面从第二主体部分BP2朝向器件隔离层ST延伸。突出部分PRP的底表面可以低于第一主体部分BP1和第二主体部分BP2中的每一者的底表面。突出部分PRP的底表面可以位于高于器件隔离层ST的高度处。换言之，突出部分PP可以与器件隔离层ST间隔开，而第一层间绝缘层110介于突出部分PP与器件隔离层ST之间。

在实施例中，有源接触AC可以通过第一主体部分BP1连接到第一源极/漏极图案SD1的顶表面，并且还可以通过突出部分PRP连接到第一源极/漏极图案SD1的倾斜侧表面。换言之，突出部分PRP可以增加有源接触AC和第一源极/漏极图案SD1之间的接触面积。因此，可以减小有源接触AC和第一源极/漏极图案SD1之间的电阻。类似地，突出部分PRP可以减小有源接触AC和第二源极/漏极图案SD2之间的电阻。结果，可以改善根据本发明构思的实施例的半导体器件的操作特性(例如，操作速度)。

栅极接触GC可以设置为穿透第二层间绝缘层120和栅极覆盖图案GP，并且可以分别电连接到栅电极GE。当在俯视图中观察时，第一单高度单元SHC1上的栅极接触GC可以设置成与第一PMOSFET区域PR1交叠。换言之，第一单高度单元SHC1上的栅极接触GC可以设置在第一有源图案AP1上(例如，参见图5A)。

栅极接触GC可以自由地设置在栅电极GE上，而对其位置没有任何限制。例如，第二单高度单元SHC2上的栅极接触GC可以分别设置在第二PMOSFET区域PR2、第二NMOSFET区域NR2和填充第二沟槽TR2的器件隔离层ST上(例如，参见图4)。

在实施例中，参考图5A和图5D，有源接触AC的与栅极接触GC相邻的上部可以被上绝缘图案UIP填充。上绝缘图案UIP的底表面可以低于栅极接触GC的底表面。换言之，与栅极接触GC相邻的有源接触AC的顶表面可以通过上绝缘图案UIP形成在低于栅极接触GC的底表面的高度处。如本文描述的“高度”是相对于参考系，例如衬底100。因此，可以防止彼此相邻的栅极接触GC和有源接触AC彼此接触，由此防止它们之间发生短路问题。

有源接触AC和栅极接触GC均可以包括导电图案FM和包围导电图案FM的阻挡图案BM。例如，导电图案FM可以由至少一种金属材料(例如，铝、铜、钨、钼和/或钴)形成，或者包括至少一种金属材料(例如，铝、铜、钨、钼和/或钴)。阻挡图案BM可以设置为覆盖导电图案FM的侧表面和底表面。在实施例中，阻挡图案BM可以包括金属层和金属氮化物层。金属层可以由钛、钽、钨、镍、钴或铂中的至少一种形成，或者包括钛、钽、钨、镍、钴或铂中的至少一种。金属氮化物层可以由氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)或氮化铂(PtN)中的至少一种形成，或者包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化镍(NiN)、氮化钴(CoN)或氮化铂(PtN)中的至少一种。

第一金属层M1可以设置在第三层间绝缘层130中。例如，第一金属层M1可以包括第一电力线M1_R1、第二电力线M1_R2、第三电力线M1_R3和第一互连线M1_I。第一金属层M1的互连线M1_R1、M1_R2、M1_R3和M1_I可以在第二方向D2上延伸以彼此平行。

详细地，第一电力线M1_R1和第二电力线M1_R2可以分别设置在第一单高度单元SHC1的第三边界BD3和第四边界BD4上。第一电力线M1_R1可以沿着第三边界BD3并且在第二方向D2上延伸。第二电力线M1_R2可以沿着第四边界BD4并且在第二方向D2上延伸。

第一金属层M1的第一互连线M1_I可以在第一方向D1上以第二节距布置。第二节距可以小于第一节距。每个第一互连线M1_I的线宽可以小于第一电力线M1_R1、第二电力线M1_R2和第三电力线M1_R3中的每一者的线宽。

第一金属层M1还可以包括第一通路VI1。第一通路VI1可以分别设置在第一金属层M1的互连线M1_R1、M1_R2、M1_R3和M1_I下方。有源接触AC和第一金属层M1的互连线可以通过第一通路VI1彼此电连接。栅极接触GC和第一金属层M1的互连线可以通过第一通路VI1彼此电连接。

第一金属层M1的互连线和其下方的第一通路VI1可以通过单独的工艺形成。例如，第一金属层M1的互连线和第一通路VI1可以通过相应的单镶嵌工艺独立地形成。可以使用亚20nm工艺来制造根据本实施例的半导体器件。

第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可以包括多个第二互连线M2_I。第二金属层M2的每个第二互连线M2_I可以是在第一方向D1上延伸的线形或条形图案。换言之，第二互连线M2_I可以在第一方向D1上彼此平行地延伸。

第二金属层M2还可以包括分别设置在第二互连线M2_I下方的第二通路VI2。第一金属层M1的互连线和第二金属层M2的互连线可以通过第二通路VI2彼此电连接。第二金属层M2的互连线和其下方的第二通路VI2可以通过双镶嵌工艺一起形成。

第一金属层M1的互连线可以由与第二金属层M2的互连线的导电材料相同或不同的导电材料形成，或者包括与第二金属层M2的互连线的导电材料相同或不同的导电材料。例如，第一金属层M1和第二金属层M2的互连线可以由至少一种金属材料(例如，铝、铜、钨、钼和/或钴)形成，或者包括至少一种金属材料(例如，铝、铜、钨、钼和/或钴)。尽管未示出，但是多个金属层(例如，M3、M4、M5等)可以另外地堆叠在第四层间绝缘层140上。堆叠的金属层均可以包括用作单元之间的布线路径的互连线。

在下文中，将参考图6A更详细地描述根据本发明构思的实施例的栅电极GE、栅极间隔物GS和栅极覆盖图案GP。栅极间隔物GS可以包括在第二方向D2上设置并且彼此平行的第一栅极间隔物GS1和第二栅极间隔物GS2。第一栅极间隔物GS1可以具有第一顶表面TOP1，并且第二栅极间隔物GS2可以具有第二顶表面TOP2。栅电极GE可以具有第三顶表面TOP3。第二顶表面TOP2可以高于第一顶表面TOP1(即，更远离衬底100)。第一顶表面TOP1可以高于栅电极GE的第三顶表面TOP3。

在实施例中，第一栅极间隔物GS1的第一顶表面TOP1的高度可以在从栅电极GE朝向第二栅极间隔物GS2的方向上增加。第一栅极间隔物GS1的第一顶表面TOP1可以不是平坦的，并且可以是凹形弯曲的。在实施例中，栅电极GE的第三顶表面TOP3可以不是平坦的，并且可以是凹形弯曲的。第三顶表面TOP3的最低点可以位于第一高度LV1处。

栅极覆盖图案GP可以包括第一部分PO1和第二部分PO2。第一部分PO1可以介于彼此相邻的成对的第一栅极间隔物GS1之间。第一部分PO1可以覆盖第一栅极间隔物GS1的第一顶表面TOP1、栅电极GE的顶表面TOP3和栅极绝缘层GI的顶表面。第一部分PO1在第二方向D2上的第一宽度W1可以在第三方向D3上逐渐增加。

第二部分PO2可以位于第一部分PO1上。第二部分PO2可以覆盖第二栅极间隔物GS2的第二顶表面TOP2。第二部分PO2在第二方向D2上的第二宽度W2可以大于第一部分PO1的第一宽度W1。栅极覆盖图案GP的第一宽度W1和第二宽度W2均可以大于栅电极GE在第二方向D2上的宽度WID。

在下文中，将参考图6B更详细地描述根据本发明构思的实施例的栅极切割图案CT的上结构。与栅极切割图案CT相邻的栅极间隔物GS可以具有与先前参考图6A描述的与栅电极GE相邻的栅极间隔物GS基本上相同的结构。

栅极切割图案CT可以介于彼此相邻的成对的第一栅极间隔物GS1之间。栅极切割图案CT可以具有第四顶表面TOP4。第四顶表面TOP4可以低于第一栅极间隔物GS1的第一顶表面TOP1(即，更靠近衬底100)。第四顶表面TOP4的最低点可以位于第二高度LV2处。第二高度LV2可以低于先前参考图6A描述的第一高度LV1。换言之，栅极切割图案CT的第四顶表面TOP4可以低于栅电极GE的第三顶表面TOP3。

栅极切割图案CT可以在第二方向D2上具有第三宽度W3，并且第三宽度W3可以大于栅电极GE在第二方向D2上的宽度WID。这可以是因为从栅极切割图案CT和第一栅极间隔物GS1之间的区域省略了栅极绝缘层GI。

除了第一部分PO1和第二部分PO2之外，栅极切割图案CT上的栅极覆盖图案GP还可以包括设置在第一部分PO1下方的第三部分PO3。第三部分PO3可以介于成对的第一栅极间隔物GS1的侧表面之间。第三部分PO3可以覆盖栅极切割图案CT的顶表面TOP4。

第三部分PO3可以在第二方向D2上具有第四宽度W4，并且第四宽度W4可以基本上等于第三宽度W3。第一部分PO1的第一宽度W1可以大于第三部分PO3的第四宽度W4。

在实施例中，可以提供栅极覆盖图案GP以完全覆盖栅极间隔物GS的顶表面。在制造半导体器件的工艺中，栅极间隔物GS可以在形成栅极覆盖图案GP之前预先形成，并且会经历各种后续工艺。在该工艺期间，栅极间隔物GS可能被损坏，从而具有低耐久性。根据本发明构思的实施例，因为栅极覆盖图案GP形成在被损坏的栅极间隔物GS的顶表面上，所以栅极覆盖图案GP而不是栅极间隔物GS可以保护栅电极GE。当形成与栅电极GE相邻的有源接触AC时，栅极覆盖图案GP可以有效地防止蚀刻材料渗透到栅电极GE中，因此，可以形成自对准接触结构，而没有或减小了工艺故障的可能性。

根据比较示例，传统的栅极间隔物GS可以形成为具有与栅极覆盖图案CP的顶表面共面的顶表面，因此，沿着栅极间隔物GS的侧表面延伸的栅电极GE的含金属部分会在高于栅极覆盖图案CP的高度处向外暴露或暴露于外部。在栅电极GE的含金属部分在高于栅极覆盖图案CP的高度处向外暴露或暴露于外部的情况下，可能存在其中暴露的含金属部分与相邻于其的有源接触AC接触的工艺故障。

然而，根据本发明构思的实施例，栅极间隔物GS的顶表面TOP1和TOP2可以位于靠近或更靠近栅电极GE的顶表面TOP3和栅极切割图案CT的顶表面TOP4的降低的高度处。因此，可以减少或防止其中栅电极GE的含金属部分在高于栅极覆盖图案CP的高度处向外暴露或暴露于外部的工艺故障，由此改善半导体器件的可靠性。

将参考图6C更详细地描述根据本发明构思的实施例的栅电极GE、栅极间隔物GS和栅极覆盖图案GP的俯视图或平面结构。栅极切割图案CT和栅电极GE可以设置在成对的栅极间隔物GS之间。栅电极GE可以包括第一栅电极GE1和第二栅电极GE2，并且栅极切割图案CT可以介于第一栅电极GE1和第二栅电极GE2之间。栅极切割图案CT可以将第一栅电极GE1和第二栅电极GE2彼此分开。

栅极切割图案CT在第二方向D2上的宽度(即，图6B的W3)可以基本上等于成对的第一栅极间隔物GS1之间的距离。栅极切割图案CT在第二方向D2上的宽度(即，图6B的W3)可以大于栅电极GE在第二方向D2上的宽度(即，图6A的WID)。

栅极切割图案CT可以包括在第二方向D2上彼此相对的第一侧表面SIW1和第二侧表面SIW2。栅极切割图案CT的第一侧表面SIW1和第二侧表面SIW2均可以与相邻于其的相应的第一栅极间隔物GS1直接接触。

栅极切割图案CT可以包括在第一方向D1上彼此相对的第三侧表面SIW3和第四侧表面SIW4。第三侧表面SIW3和第四侧表面SIW4均可以被栅极绝缘层GI覆盖。第三侧表面SIW3和第四侧表面SIW4可以分别面向第一栅电极GE1和第二栅电极GE2，而栅极绝缘层GI介于第三侧表面SIW3与第一栅电极GE1之间以及第四侧表面SIW4与第二栅电极GE2之间。

栅极切割图案CT可以包括中心部分CTP以及设置在中心部分CTP的两个相对侧处的第一侧部分SDP1和第二侧部分SDP2。第一侧部分SDP1和第二侧部分SDP2可以在第二方向D2上彼此间隔开，而中心部分CTP介于第一侧部分SDP1与第二侧部分SDP2之间。第一侧部分SDP1可以是栅极切割图案CT的具有第一侧表面SIW1的部分，并且第二侧部分SDP2可以是栅极切割图案CT的具有第二侧表面SIW2的部分。作为示例，可以通过在第二方向D2上将栅极切割图案CT划分成三个相等的部分来限定中心部分CTP、第一侧部分SDP1和第二侧部分SDP2。换言之，中心部分CTP、第一侧部分SDP1和第二侧部分SDP2可以在第二方向D2上具有相同的宽度或长度。

第一侧部分SDP1可以在第一方向D1上具有第五宽度W5，第二侧部分SDP2可以在第一方向D1上具有第六宽度W6，并且中心部分CTP可以在第一方向D1上具有第七宽度W7。第七宽度W7可以大于第五宽度W5和第六宽度W6中的每一者。即，根据本发明构思的实施例，栅极切割图案CT在第一方向D1上的宽度可以在远离第一侧表面SIW1的方向上增加，可以在栅极切割图案CT的中心处具有最大值，然后可以在朝向第二侧表面SIW2的方向上减小。

栅极切割图案CT的第三侧表面SIW3可以朝向第一栅电极GE1凸出，并且第四侧表面SIW4可以朝向第二栅电极GE2凸出。第一栅电极GE1的第一端EN1可以具有与第三侧表面SIW3的凸形轮廓对应的凹形形状。第二栅电极GE2的第二端EN2可以具有与第四侧表面SIW4的凸形轮廓对应的凹形形状。

图7、图9、图11、图13、图15和图17是示出根据本发明构思的实施例的制造半导体器件的方法的俯视图。图8A、图10A、图12A、图14A、图16A和图18A是分别沿着图7、图9、图11、图13、图15和图17的线A-A'截取的截面图。图8B、图10B、图12B、图14B、图16B和图18B是分别沿着图7、图9、图11、图13、图15和图17的线B-B'截取的截面图。图8C、图10C、图12C、图14C、图16C和图18C是分别沿着图7、图9、图11、图13、图15和图17的线C-C'截取的截面图。图10D、图12D、图14D、图16D和图18D是分别沿着图9、图11、图13、图15和图17的线D-D'截取的截面图。图12E是沿着图11的线E-E'截取的截面图。

参考图7和图8A至图8C，可以提供具有第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1和第二NMOSFET区域NR2的衬底100。第一NMOSFET区域NR1和第一PMOSFET区域PR1可以限定第一单高度单元SHC1，并且第二NMOSFET区域NR2和第二PMOSFET区域PR2可以限定第二单高度单元SHC2。

衬底100可以被图案化，以形成第一有源图案AP1和第二有源图案AP2。第一有源图案AP1可以形成在第一PMOSFET区域PR1和第二PMOSFET区域PR2中的每一者上。第二有源图案AP2可以形成在第一NMOSFET区域NR1和第二NMOSFET区域NR2中的每一者上。

可以在衬底100上形成器件隔离层ST。器件隔离层ST可以由至少一种绝缘材料(例如，氧化硅)形成，或者包括至少一种绝缘材料(例如，氧化硅)。器件隔离层ST可以凹陷以暴露第一有源图案AP1和第二有源图案AP2中的每一者的上部。因此，第一有源图案AP1和第二有源图案AP2中的每一者的上部可以在器件隔离层ST上方垂直地突出。

可以形成牺牲图案PP以与第一有源图案AP1和第二有源图案AP2交叉。牺牲图案PP可以形成为具有在第一方向D1上延伸的线或条形状。

详细地，牺牲图案PP的形成可以包括：在衬底100上形成第一牺牲层；在第一牺牲层上形成掩模图案MA；以及使用掩模图案MA作为蚀刻掩模来图案化第一牺牲层。第一牺牲层可以由多晶硅形成或者包括多晶硅。

根据本发明构思的实施例，形成牺牲图案PP的图案化工艺可以包括使用极紫外(EUV)光的光刻工艺。在本说明书中，EUV光可以具有范围为大约4nm至124nm并且具体地为大约4nm至20nm的波长，并且可以是例如具有大约13.5nm的波长的紫外光。EUV光可以具有大约6.21eV至124eV并且具体地大约90eV至95eV的能量。

使用EUV光的光刻工艺可以包括执行将EUV光照射到光刻胶层上的曝光工艺以及执行显影工艺。作为示例，光刻胶层可以是包含有机聚合物(例如，聚羟基苯乙烯)的有机光刻胶层。有机光刻胶层还可以包括可以与EUV光反应的光敏化合物。有机光刻胶层还可以包含具有高EUV吸收率的材料(例如，有机金属材料、含碘材料或含氟材料)。作为另一示例，光刻胶层可以为包含无机材料(例如，氧化锡)的无机光刻胶层。

光刻胶层可以形成为具有相对小的厚度。可以通过使曝光于EUV光的光刻胶层显影来形成光刻胶图案。当在俯视图中观察时，光刻胶图案可以形成为具有在特定方向上延伸的线形状、岛形状、Z字形形状、蜂窝形状或圆形形状，但是本发明构思不限于这些示例。

可以通过使用光刻胶图案作为蚀刻掩模对设置在其下方的至少一个层进行图案化来形成掩模图案MA。此后，可以通过使用掩模图案MA作为蚀刻掩模对目标层(即，牺牲层)进行图案化来在晶片上形成期望的图案(即，牺牲图案PP)。

在对比示例中，为了在晶片上形成精细节距图案，会需要使用两个或更多个光掩模执行多重图案化技术(MPT)。相比之下，在执行根据本发明构思的实施例的EUV光刻工艺的情况下，可以仅使用一个光掩模将牺牲图案PP形成为具有精细节距。

例如，通过根据本实施例的EUV光刻工艺实现的牺牲图案PP之间的最小节距可以小于或等于大约45nm。换言之，可以执行EUV光刻工艺以精确地且精细地形成牺牲图案PP，而无需多重图案化技术。

在实施例中，可以在不仅用于形成牺牲图案PP而且形成上面描述的第一有源图案AP1和第二有源图案AP2的图案化工艺中使用EUV光刻工艺，但是本发明构思不限于该示例。

可以在每个牺牲图案PP的相对的侧表面上形成成对的栅极间隔物GS。栅极间隔物GS的形成可以包括在衬底100上共形地形成栅极间隔物层以及各向异性地蚀刻栅极间隔物层。栅极间隔物层可以由SiCN、SiOCN或SiN中的至少一种形成，或者包括SiCN、SiOCN或SiN中的至少一种。

栅极间隔物GS可以具有包括第一栅极间隔物GS1和第二栅极间隔物GS2的多层结构，如先前参考图6A描述的。第一栅极间隔物GS1可以由低k电介质材料(例如，SiOCN)形成，或者包括低k电介质材料(例如，SiOCN)。第二栅极间隔物GS2可以由具有良好的抗蚀刻性质的材料(例如，SiN)形成，或者包括具有良好的抗蚀刻性质的材料(例如，SiN)。第一栅极间隔物GS1可以形成为比第二栅极间隔物GS2厚。

参考图9和图10A至图10D，可以在每个第一有源图案AP1的上部上或中形成第一源极/漏极图案SD1。可以在每个牺牲图案PP的两个相对侧处形成成对的第一源极/漏极图案SD1。

详细地，可以通过使用掩模图案MA和栅极间隔物GS作为蚀刻掩模蚀刻第一有源图案AP1的上部来形成第一凹陷。在蚀刻第一有源图案AP1的上部期间，第一有源图案AP1之间的器件隔离层ST可以凹陷(例如，参见图10C)。

可以通过使用第一有源图案AP1的第一凹陷的内表面作为种子层执行选择性外延生长工艺来形成第一源极/漏极图案SD1。作为形成第一源极/漏极图案SD1的结果，第一沟道图案CH1可以限定在每对第一源极/漏极图案SD1之间。作为示例，选择性外延生长工艺可以包括化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。第一源极/漏极图案SD1可以由晶格常数大于衬底100的晶格常数的半导体材料(例如，SiGe)形成，或者包括晶格常数大于衬底100的晶格常数的半导体材料(例如，SiGe)。每个第一源极/漏极图案SD1可以是包括多个半导体层的多层结构。

在实施例中，可以在选择性外延生长工艺期间以原位方式掺杂第一源极/漏极图案SD1。在另一实施例中，在形成第一源极/漏极图案SD1之后，可以将杂质注入到第一源极/漏极图案SD1中。第一源极/漏极图案SD1可以被掺杂为具有第一导电类型(例如，p型)。

可以在第二有源图案AP2上形成第二源极/漏极图案SD2。可以在每个牺牲图案PP的两个相对侧处形成成对的第二源极/漏极图案SD2。详细地，可以通过使用掩模图案MA和栅极间隔物GS作为蚀刻掩模蚀刻第二有源图案AP2的上部来形成第二凹陷。可以通过使用第二有源图案AP2的第二凹陷的内表面作为种子层执行选择性外延生长工艺来形成第二源极/漏极图案SD2。作为形成第二源极/漏极图案SD2的结果，第二沟道图案CH2可以限定在每对第二源极/漏极图案SD2之间。第二源极/漏极图案SD2可以由与衬底100相同的半导体材料(例如，Si)形成，或者包括与衬底100相同的半导体材料(例如，Si)。第二源极/漏极图案SD2可以被掺杂为具有第二导电类型(例如，n型)。

可以通过不同的工艺依次形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。换言之，可以不同时形成第一源极/漏极图案SD1和第二源极/漏极图案SD2。

参考图11和图12A至图12E，可以形成第一层间绝缘层110以覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、掩模图案MA以及栅极间隔物GS。作为示例，第一层间绝缘层110可以包括氧化硅层。

可以将第一层间绝缘层110平坦化，以暴露牺牲图案PP的顶表面。可以使用回蚀或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。在实施例中，可以在平坦化工艺期间完全地去除掩模图案MA。因此，第一层间绝缘层110的顶表面可以与牺牲图案PP的顶表面和栅极间隔物GS的顶表面共面。

参考图13和图14A至图14D，可以选择性地使暴露的牺牲图案PP凹陷。作为牺牲图案PP的凹陷的结果，每个牺牲图案PP的顶表面可以位于低于第一层间绝缘层110的顶表面的高度处。

可以选择性地使暴露的第一栅极间隔物GS1凹陷。作为第一栅极间隔物GS1的凹陷的结果，每个第一栅极间隔物GS1的顶表面可以位于低于第一层间绝缘层110的顶表面的高度处。第一栅极间隔物GS1的顶表面可以位于与相邻于其的牺牲图案PP的顶表面基本相等或相近的高度处。

在使牺牲图案PP和第一栅极间隔物GS1凹陷的上述工艺期间，第二栅极间隔物GS2可以不凹陷或不被蚀刻。例如，即使当凹陷工艺完成时，第二栅极间隔物GS2可以留下或可以保持原样。

可以在第一单高度单元SHC1和第二单高度单元SHC2中的每一者的与第二方向D2平行的边界或相邻界限上形成栅极切割图案CT。详细地，可以在凹陷的牺牲图案PP上形成模制层。可以执行光刻工艺以形成具有开口的掩模层，该开口限定栅极切割图案CT的位置和形状。可以执行蚀刻工艺以选择性地去除由开口暴露的模制层和设置在模制层下方的牺牲图案PP。可以通过用绝缘材料填充通过去除模制层和其下方的牺牲图案PP所形成的区域来形成栅极切割图案CT。同时，被掩模层覆盖的模制层和设置在其下方的牺牲图案PP可以不被去除，并且可以留下或可以保留。此后，可以选择性地去除掩模层和模制层。

返回参考图14C，栅极切割图案CT的顶表面可以形成在与第二栅极间隔物GS2的顶表面基本上相同的高度处。栅极切割图案CT的上部可以覆盖第一栅极间隔物GS1的顶表面。栅极切割图案CT的上部可以与第二栅极间隔物GS2的内侧表面接触。栅极切割图案CT的上部的宽度可以大于栅极切割图案CT的下部的宽度。

参考图15和图16A至图16D，可以将留下的或剩余的牺牲图案PP替换为栅电极GE。详细地，可以通过选择性地去除暴露的牺牲图案PP来形成空的空间。可以在空的空间中形成栅极绝缘层GI和栅电极GE。

栅极绝缘层GI可以形成为直接覆盖通过空的空间暴露的第一沟道图案CH1和第二沟道图案CH2。栅极绝缘层GI的形成可以包括在第一沟道图案CH1和第二沟道图案CH2上形成氧化硅层以及在氧化硅层上形成高k电介质。

栅电极GE可以形成在栅极绝缘层GI上。栅电极GE可以包括第一金属图案和位于第一金属图案上的第二金属图案。第一金属图案可以由用于调整晶体管的阈值电压的功函数金属形成，并且第二金属图案可以由具有低电阻的金属材料形成。

形成在空的空间中的栅极绝缘层GI和栅电极GE可以凹陷。栅电极GE可以凹陷，直到其顶表面位于等于或低于第一栅极间隔物GS1的顶表面的高度。在实施例中，栅极切割图案CT可以在栅极绝缘层GI和栅电极GE的凹陷期间不凹陷，并且可以留下或可以保持原样。

参考图17和图18A至图18D，在使栅电极GE凹陷之后，可以选择性地使第二栅极间隔物GS2和栅极切割图案CT凹陷。凹陷工艺可以包括选择性地蚀刻构成第二栅极间隔物GS2和栅极切割图案CT的材料(例如，氮化硅)。第二栅极间隔物GS2可以凹陷以具有比第一层间绝缘层110的顶表面低的顶表面。栅极切割图案CT可以凹陷以具有比栅电极GE的顶表面低的顶表面。

可以在凹陷的栅电极GE、凹陷的栅极间隔物GS和凹陷的栅极切割图案CT上形成栅极覆盖图案GP。栅极覆盖图案GP可以形成为覆盖凹陷的栅电极GE的顶表面、凹陷的栅极间隔物GS的顶表面和凹陷的栅极切割图案CT的顶表面。栅极覆盖图案GP可以由SiON、SiCN、SiOCN或SiN中的至少一种形成，或者包括SiON、SiCN、SiOCN或SiN中的至少一种。例如，栅极覆盖图案GP可以由SiN形成。

返回参考图4和图5A至图5E，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层。可以分别在第一单高度单元SHC1的两个相对侧处形成成对的分隔结构DB。分隔结构DB可以分别与形成在第一单高度单元SHC1的两个相对侧处的栅电极GE交叠。例如，分隔结构DB的形成可以包括：形成孔以穿透第一层间绝缘层110和第二层间绝缘层120以及栅电极GE并延伸到第一有源图案AP1和第二有源图案AP2中；然后用绝缘层填充孔。

可以形成有源接触AC以穿透第二层间绝缘层120和第一层间绝缘层110并且电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。可以通过将每个有源接触AC的上部替换为绝缘材料来形成上绝缘图案UIP。可以形成栅极接触GC以穿透第二层间绝缘层120和栅极覆盖图案GP并且电连接到栅电极GE。

在本实施例中，栅极覆盖图案GP可以以覆盖凹陷的栅极间隔物GS的顶表面和凹陷的栅极切割图案CT的顶表面两者的扩展结构形成。因为使用栅极覆盖图案GP作为掩模以自对准方式形成有源接触AC，所以可以稳定地形成根据本实施例的有源接触AC而没有工艺故障。

可以在第二层间绝缘层120上形成第三层间绝缘层130。可以在第三层间绝缘层130中形成第一金属层M1。第一金属层M1的形成可以包括形成第一电力线M1_R1、第二电力线M1_R2、第三电力线M1_R3和第一互连线M1_I。

可以在第一金属层M1上形成第四层间绝缘层140。可以在第四层间绝缘层140中形成第二金属层M2。第二金属层M2的形成可以包括形成第二互连线M2_I。作为示例，第二互连线M2_I可以通过双镶嵌工艺形成。

在实施例中，在第一金属层M1和/或第二金属层M2中形成互连线可以包括使用EUV光的光刻工艺。在形成互连线的工艺中(即，在BEOL工艺中)的EUV光刻工艺可以以与形成牺牲图案PP基本上相同的方式执行。例如，通过根据本实施例的EUV光刻工艺实现的第一互连线M1_I之间的最小节距可以小于或等于大约45nm。

图19、图21和图23是示出根据比较示例的制造半导体器件的方法的俯视图。图20A、图22A和图24是分别沿着图19、图21和图23的线A-A'截取的截面图。图20B和图22B是分别沿着图19和图21的线B-B'截取的截面图。图20C是沿着图19的线C-C'截取的截面图。

参考图19和图20A至图20C，可以在参考图11和图12A至图12E描述的结构上形成栅极切割图案CT。与根据本发明构思的实施例的前述制造方法不同，在比较示例中会省略使栅极间隔物GS凹陷的工艺。

参考图21、图22A和图22B，可以将牺牲图案PP分别替换为栅电极GE。接下来，可以使每个栅电极GE凹陷。同时，形成在栅极切割图案CT和栅极间隔物GS之间的空间中的栅电极GE的一部分在凹陷工艺期间不会被去除，并且在凹陷工艺之后可以留下或可以保留。栅电极GE的留下的或剩余的部分可以构成垂直延伸部分VEP。即，与栅极切割图案CT相邻的栅电极GE可以包括沿着栅极间隔物GS并在第三方向D3上延伸的垂直延伸部分VEP。

参考图23和图24，即使当栅极覆盖图案GP的形成完成时，栅电极GE的垂直延伸部分VEP也会留下或会原样保留。垂直延伸部分VEP可以在栅极覆盖图案GP和第一层间绝缘层110之间向外暴露或暴露于外部。

此后，可以形成有源接触AC。因为有源接触AC以自对准方式形成，所以有源接触AC的上部会具有扩展到垂直延伸部分VEP的结构。因此，栅电极GE的暴露的垂直延伸部分VEP可能与有源接触AC接触；即，可能形成短路区域STR。短路区域STR可能导致栅电极GE和有源接触AC之间的非预期电连接(即，电短路故障)，因此导致半导体器件的可靠性的严重劣化。

相比之下，在根据本发明构思的实施例的前述制造方法中，可以在形成栅电极GE之前预先使第一栅极间隔物GS1凹陷。另外，第二栅极间隔物GS2和栅极切割图案CT两者可以凹陷到与栅电极GE的顶表面相近的高度。因此，可以防止形成栅电极GE的沿着栅极间隔物GS和栅极切割图案CT并在第三方向D3上延伸的垂直延伸部分VEP(例如，参见图22A和图22B)。因此，可以防止在栅电极GE和有源接触AC之间发生电短路故障，由此改善半导体器件的可靠性。

图25和图26是均示出了根据本发明构思的实施例的半导体器件的一部分(例如，图5B的部分M)的放大截面图。在以下描述中，为了简明起见，先前参考图5B和图6A描述的元件可以由相同的附图标记标识，而不重复其重叠描述。

参考图25，第一栅极间隔物GS1的第一顶表面TOP1可以位于与第二栅极间隔物GS2的第二顶表面TOP2不同(例如，比第二栅极间隔物GS2的第二顶表面TOP2更远离衬底100)的高度处。在实施例中，第二栅极间隔物GS2的第二顶表面TOP2可以低于第一栅极间隔物GS1的第一顶表面TOP1(即，更靠近衬底100)。

例如，第一栅极间隔物GS1的第一顶表面TOP1的最高点可以位于第三高度LV3处，并且第二栅极间隔物GS2的第二顶表面TOP2可以位于第四高度LV4处。栅电极GE的第三顶表面TOP3的最低点可以位于第一高度LV1处。第四高度LV4可以低于第一高度LV1。第三高度LV3可以高于第一高度LV1。

栅极覆盖图案GP还可以包括与第二栅极间隔物GS2的第二顶表面TOP2接触的第四部分PO4。第四部分PO4可以介于第一层间绝缘层110和第一栅极间隔物GS1之间。第四部分PO4可以从第二部分PO2朝向第二栅极间隔物GS2的第二顶表面TOP2垂直地延伸。在以自对准方式形成有源接触AC的工艺中，栅极覆盖图案GP的第四部分PO4可以代替第二栅极间隔物GS2用作掩模。

参考图26，第一栅极间隔物GS1的第一顶表面TOP1和第二栅极间隔物GS2的第二顶表面TOP2可以位于第三高度LV3处。栅电极GE的第三顶表面TOP3的最低点可以位于第一高度LV1处。这里，第三高度LV3可以低于第一高度LV1(即，更靠近衬底100)。换言之，根据本实施例，第一栅极间隔物GS1和第二栅极间隔物GS2都可以相对于衬底100凹陷到低于栅电极GE的顶表面的高度。栅极覆盖图案GP可以设置为覆盖第一顶表面TOP1、第二顶表面TOP2和第三顶表面TOP3中的每一者。

图27A至图27E是分别沿着图4的线A-A'、线B-B'、线C-C'、线D-D'和线E-E'截取的截面图，以示出根据本发明构思的实施例的半导体器件。在以下描述中，为了简明起见，先前参考图4和图5A至图5E描述的元件可以由相同的附图标记标识，而不重复其重叠描述。

参考图4和图27A至图27E，可以提供包括第一PMOSFET区域PR1、第二PMOSFET区域PR2、第一NMOSFET区域NR1和第二NMOSFET区域NR2的衬底100。器件隔离层ST可以设置在衬底100上。器件隔离层ST可以在衬底100的上部中限定第一有源图案AP1和第二有源图案AP2。详细地，沟槽TR可以形成在衬底100的上部中以限定第一有源图案AP1和第二有源图案AP2，并且可以形成器件隔离层ST以填充沟槽TR。第一有源图案AP1可以设置在第一PMOSFET区域PR1和第二PMOSFET区域PR2中的每一者上，并且第二有源图案AP2可以设置在第一NMOSFET区域NR1和第二NMOSFET区域NR2中的每一者上。

第一沟道图案CH1可以设置在第一有源图案AP1上。第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2均可以包括顺序堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以在垂直方向(即，第三方向D3)上彼此间隔开。

第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3均可以由硅(Si)、锗(Ge)或硅锗(SiGe)中的至少一种形成，或者包括硅(Si)、锗(Ge)或硅锗(SiGe)中的至少一种。在实施例中，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3均可以由结晶硅形成，或者包括结晶硅。

第一源极/漏极图案SD1可以设置在第一有源图案AP1上。第一沟道图案CH1的堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以介于每对相邻的第一源极/漏极图案SD1之间。堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以将每对相邻的第一源极/漏极图案SD1彼此连接。

第二源极/漏极图案SD2可以设置在第二有源图案AP2上。第二沟道图案CH2的堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以介于每对相邻的第二源极/漏极图案SD2之间。堆叠的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3可以将每对相邻的第二源极/漏极图案SD2彼此连接。

栅电极GE可以设置为与第一沟道图案CH1和第二沟道图案CH2交叉并且在第一方向D1上延伸。栅电极GE可以与第一沟道图案CH1和第二沟道图案CH2垂直地交叠。成对的栅极间隔物GS可以设置在栅电极GE的相对的侧表面上。栅极覆盖图案GP可以设置在栅电极GE上。

根据本实施例的栅电极GE、栅极间隔物GS、栅极切割图案CT和栅极覆盖图案GP可以被构造为具有与参考图6A至图6C描述的先前实施例中的特征基本上相同的特征。

返回参考图27E，可以提供栅电极GE以围绕第一沟道图案CH1和第二沟道图案CH2中的每一者的第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3。根据本实施例的晶体管可以是其中栅电极GE设置为三维地围绕沟道图案CH1或CH2的三维场效应晶体管(例如，MBCFET或GAAFET)。详细地，第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3均可以包括第二顶表面TS2、第二侧表面SW2和底表面BS。栅电极GE可以设置为面向第二顶表面TS2、第二侧表面SW2和底表面BS中的每一者。

栅极绝缘层GI可以设置在第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一者与栅电极GE之间。栅极绝缘层GI可以设置为围绕第一沟道图案CH1和第二沟道图案CH2中的每一者。栅极绝缘层GI可以覆盖第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3中的每一者的第二顶表面TS2、第二侧表面SW2和底表面BS。

介于栅极绝缘层GI和第二源极/漏极图案SD2之间的内间隔物IP可以设置在第一NMOSFET区域NR1和第二NMOSFET区域NR2中的每一者上。栅电极GE可以通过栅极绝缘层GI和内间隔物IP与第二源极/漏极图案SD2间隔开。相反，可以在第一PMOSFET区域PR1和第二PMOSFET区域PR2上省略内间隔物IP。

第一层间绝缘层110和第二层间绝缘层120可以设置在衬底100上。有源接触AC可以设置为穿透第一层间绝缘层110和第二层间绝缘层120，并且可以分别连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。栅极接触GC可以设置为穿透第二层间绝缘层120和栅极覆盖图案GP，并且可以分别连接到栅电极GE。有源接触AC和栅极接触GC可以与参考图4和图5A至图5E描述的先前实施例中的有源接触AC和栅极接触GC基本上相同。

第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。第一金属层M1可以设置在第三层间绝缘层130中。第二金属层M2可以设置在第四层间绝缘层140中。第一金属层M1和第二金属层M2可以被构造为具有与先前参考图4和图5A至图5E描述的实施例中的特征基本上相同的特征。

在根据本发明构思的实施例的半导体器件中，栅极覆盖图案可以具有完全覆盖栅极切割图案和栅极间隔物的相应的顶表面的扩展结构。当形成有源接触时，栅极覆盖图案可以有效地减少或防止蚀刻材料渗透到与其相邻的栅电极中。因此，可以形成没有工艺缺陷的自对准接触结构，由此改善了半导体器件的可靠性。

在根据本发明构思的实施例的制造半导体器件的方法中，可以预先使栅极间隔物凹陷，然后可以形成栅极切割图案和栅电极。此外，可以使栅极切割图案凹陷，并且可以在其上形成栅极覆盖图案。因此，可以最小化或防止栅电极的垂直延伸部分沿着栅极间隔物和栅极切割图案留下或保留。可以减少或防止在栅电极和有源接触之间发生电短路故障，由此改善半导体器件的可靠性。

为了便于描述，本文可以使用诸如“下面”、“下方”、“下”、“上方”、“上”等的空间相对术语来描述如图所示的一个元件或特征与其他元件或特征的关系。应当理解，除了图中描绘的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。例如，如果图中的器件被翻转，则被描述为在其他元件或特征“下方”或“下面”的元件将随后被定向为在其他元件或特征“上方”。因此，示例性术语“下方”可以涵盖上方和下方两种取向。器件可以以其他方式定向(旋转90°或在其他取向)，并且相应地解释本文使用的空间相对描述语。

虽然已经具体示出和描述了本发明构思的示例实施例，但是本领域普通技术人员将理解，在不脱离所附权利要求的范围的情况下，可以在其中进行形式和细节上的变化。