半导体结构及其制造方法

技术领域

本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。

背景技术

随着摩尔定律的发展，半导体特征尺寸不断缩小，为了抑制短沟效应，保证半导体器件有良好的器件特性，要求的栅极氧化层越来越薄，进而引起了诸多二次效应，电子的直接隧穿效应严重，同时栅介质层的栅电场急剧增加，由此引起的漏电流使半导体体器件的特性越来越差，甚至无法正常工作。

为此，提出了采用高介电常数材料作为栅介质层替代传统的栅极氧化层，这样可以在减小栅介质层的物理厚度的条件下，保持栅介质层的等效氧化层厚度(EOT，equivalent oxide thickness)不变，以减少直接隧穿效应和减小隧穿电流。但是，高介电常数材料和衬底交界面的物理特性有很大区别，界面处的晶格失配、相互扩散等因素使其存在很高的界面态密度，从而严重影响器件的特性，甚至使器件失效。同时高介电常数材料在制备方法上与原有的栅极氧化层工艺有很大的不同，必须充分考虑其制备工艺与常规集成电路工艺的兼容性。

因此，高介电常数材料的引入使半导体结构的制作工艺成本增加，且工艺步骤复杂。

发明内容

本公开实施例提供一种半导体结构及其制造方法，以简化半导体结构的制造工艺，提高半导体结构的制造效率。

根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，包括：提供基底，基底包括衬底和覆盖衬底的第一介质层，衬底包括源区、漏区和沟道区，源区和漏区位于沟道区的相对两侧，第一介质层具有亲水性表面；对源区和漏区上的第一介质层进行表面改性处理，以使源区和漏区的第一介质层的亲水性表面转变为疏水性表面；形成第二介质层，第二介质层仅覆盖沟道区上的第一介质层的表面，第二介质层的介电常数大于第一介质层的介电常数。

在一些实施例中，对源区和漏区上的第一介质层进行表面改性处理，包括：采用H

在一些实施例中，H

在一些实施例中，衬底具有暴露沟道区的表面的凹槽；形成第二介质层，包括：在凹槽的底部和侧壁上的第一介质层的表面形成第二介质层。

在一些实施例中，对源区和漏区上的第一介质层进行表面改性处理之前，制造方法还包括：形成掩膜层，掩膜层覆盖凹槽的底部和侧壁上的第一介质层且填充凹槽；对源区和漏区上的第一介质层进行表面改性处理之后，制造方法还包括：去除掩膜层。

在一些实施例中，形成掩膜层包括：形成初始掩膜层，初始掩膜层覆盖第一介质层且填充满凹槽；去除位于源区和漏区上的初始掩膜层，保留于凹槽内的初始掩膜层作为掩膜层。

在一些实施例中，形成掩膜层以及进行表面处理的工艺步骤包括：采用第一气体对初始掩膜层进行等离子体刻蚀，以去除位于源区和漏区上的初始掩膜层；在检测到表征第一介质层被暴露出的信号的情况下，将第一气体更换为第二气体，以对源区和漏区上的第一介质层进行表面改性处理。

在一些实施例中，第一气体包括CF

在一些实施例中，采用原子层沉积工艺形成第二介质层。

在一些实施例中，原子层沉积工艺的工艺气体包括：水蒸气以及金属卤素化合物气体。

在一些实施例中，原子层沉积工艺包括多次沉积工序，每次沉积工序用于形成单分子层的第二介质层。

在一些实施例中，每次沉积工序的工艺参数包括：水蒸气的流量为600-2000sccm，卤素化合物气体的流量为600-2000sccm，工艺温度为200℃～400℃。

在一些实施例中，在进行前一次沉积工序后，在进行下一次沉积工序之前，还包括：去除前一次沉积工序残留的气体。

在一些实施例中，原子层沉积工艺包括n次沉积工序，其中，n大于或等于1且小于或等于25。

在一些实施例中，制造方法还包括：形成栅极，栅极位于第二介质层的表面。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，采用上述实施例中任意一种半导体结构的制造方法形成，包括：基底，基底包括衬底和覆盖衬底的第一介质层，衬底包括源区、漏区和沟道区，源区和漏区位于沟道区的相对两侧，源区和漏区上的第一介质层表面为疏水性表面，沟道区上的第一介质层表面为亲水性表面；第二介质层，第二介质层仅覆盖沟道区上的第一介质层的表面，第二介质层的介电常数大于第一介质层的介电常数。

在一些实施例中，第二介质层的厚度小于1.8nm。

在一些实施例中，第一介质层的材料包括氧化硅、氮化硅或氮氧化硅，第二介质层的材料包括：氧化钛、氧化锆、氧化铪、氧化钽或者氧化铝等。

本公开实施例提供的技术方案至少具有以下优点：提供基底包括衬底以及覆盖衬底的第一介质层，衬底具有源区、漏区和沟道区，以用于形成晶体管结构；第一介质层的表面具有亲水性，再通过表面改性处理以使源区和漏区上的第一介质层具有疏水性，保持沟道区上的第一介质层具有亲水性，进而后续形成第二介质层的过程中，第二介质层仅在沟道区上的第一介质层表面生长，而不在源区和漏区上的第一介质层表面生长，相较于整面先沉积第二介质层，再图形化第二介质层的工艺步骤，可以省去刻蚀工艺，提高半导体结构的制作效率；进一步地，第二介质层的介电常数大于第一介质层的介电常数，第一介质层可以作为衬底与高介电常数的第二介质层之间的中间层，避免第二介质层与衬底发生扩散反应，提高半导体结构的稳定性，且第一介质层和第二介质层可以共同构成栅极介质层，可以减少直接隧穿效应和减小隧穿电流，提高半导体结构的使用性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图7为本公开一实施例提供的半导体结构的制造方法对应的各个步骤的结构示意图。

具体实施方式

由背景技术可知，高介电常数材料的引入使半导体结构的制作工艺成本增加，且工艺步骤复杂。

分析发现，当前阶段采用的栅极氧化物往往是氧化硅材料，其通常采用对衬底直接热氧化生长得到，但是对于热氧生长的氧化硅层，其界面处往往会不可避免地出现较多界面缺陷，致使其沟道迁移率出现大幅下降，与衬底的理论电子迁移率相差甚远，此外，由于氧化硅的介电常数仅为3.9，会增加栅氧材料处的电场，对其可靠性提出了较大的难题。以氧化铝、氧化锆、氧化铪等高介电常数材料为代表的栅氧材料在近年来被广泛研究，然而这些材料相比于氧化硅，禁带宽度往往较窄，使得在栅压作用下，由于高介电常数材料与衬底的匹配，使导带差距和价带差距较小，从而使电子很容易跨过势垒，进而产生较大的隧穿电流，造成栅极处较大的能量损耗。但是，高介电常数材料和衬底交界面的物理特性有很大区别，界面处的晶格失配、相互扩散等因素使其存在很高的界面态密度，从而严重影响器件的特性，甚至使器件失效。同时高介电常数材料在制备方法上与原有的栅极氧化层工艺有很大的不同，必须充分考虑其制备工艺与常规集成电路工艺的兼容性。

根据本公开一些实施例，本公开一实施例提供一种半导体结构的制造方法，以简化半导体结构的制造工艺，提高半导体结构的制造效率。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1至图7为本公开一实施例提供的半导体结构的制造方法对应的各个步骤的结构示意图，以下将结合附图对本实施例提供的半导体结构的制造方法进行详细说明，具体如下：

半导体结构的制造方法，包括：

参考图1，提供基底200，基底200包括衬底100和覆盖衬底100的第一介质层101，衬底100包括源区I、漏区II和沟道区III，源区I和漏区II位于沟道区III的相对两侧，第一介质层101具有亲水性表面111。

对于衬底100，形成衬底100的材料可以为元素半导体材料或者化合物半导体材料。元素半导体材料可以锗或者硅等；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。

继续参考图1，在本实施例中，衬底100具有暴露沟道区III的表面的凹槽121，第一介质层101覆盖凹槽121的底部与侧壁，以便于后续形成埋入式栅极结构，从而增加沟道区与字线的接触面积，提高半导体结构的栅控能力。在其他实施例中，衬底上可以具有鳍型结构，源区和漏区分别位于鳍型结构的两端，以便于后续形成鳍型晶体管；或者，源区和漏区的顶部表面与沟道区的顶部表面齐平，以便于后续形成平面栅极结构。

对于源区I和漏区II，源区I和漏区II分别用于形成晶体管的源极和漏极，源区I和漏区II内可以具有P型掺杂离子或者N型掺杂离子，具体地，N型离子具体可以为磷离子或者砷离子等；P型离子具体可以为硼离子、铟离子或者氟化硼离子等。

对于沟道区III，沟道区III用于在其上形成晶体管的栅极。

对于第一介质层101，形成第一介质层101的材料包括氧化硅、氮化硅、氮氧化硅或者氟掺杂的硅酸盐玻璃或低介电常数的材料等。其中，第一介质层101具有亲水性表面111，亲水性表面或者亲水性是指水滴在表面上的接触角小于约90度。

在一些实施例中，可以采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他合适的工艺形成第一介质层101。

参考图2，对源区I和漏区II上的第一介质层101进行表面改性处理，以使源区I和漏区II的第一介质层101的亲水性表面111转变为疏水性表面112。其中，疏水性表面或疏水性是指水滴在表面上的接触角等于或大于90度(且小于180度)。

在一些实施例中，对源区I和漏区II上的第一介质层101进行表面改性处理，包括：采用H

具体地，在一些实施例中，对源区I和漏区II上的第一介质层101进行表面改性处理，可以通过电离H

在一些实施例中，H

参考图3，在一些实施例中，对源区I和漏区II上的第一介质层101进行表面改性处理之前，制造方法还包括：形成掩膜层103，掩膜层103覆盖凹槽121的底部和侧壁上的第一介质层101且填充凹槽121；返回参考图2，对源区I和漏区II上的第一介质层101进行表面改性处理之后，制造方法还包括：去除掩膜层103。可以理解的是，形成掩膜层覆盖凹槽的底部和侧壁上的第一介质层且填充凹槽，可以保护沟道区上的第一介质层表面不受表面改性处理工艺的影响，从而保持沟道区上方的第一介质层表面具有亲水性，则沟道区上方的第一介质层表面与源区和漏区上方的第一介质层表面具有不同的性质，以便于后续形成第二介质层的过程中，第二介质层可以仅在沟道区上方的第一介质层表面形成，而不在源区和漏区上方的第一介质层表面形成。

对于掩膜层103，形成掩膜层103的材料包括光刻胶、氧化硅、氮氧化硅或者氮化硅等。当然，掩膜层103的材料通常不同于第一介质层101的材料。

在一些实施例中，形成掩膜层103包括：参考图4，形成初始掩膜层113，初始掩膜层113覆盖第一介质层101且填充满凹槽121；返回参考图3，去除位于源区I和漏区II上的初始掩膜层113，保留于凹槽121内的初始掩膜层113作为掩膜层103。

在本实施例中，形成初始掩膜层113的材料为光刻胶，进而可以通过光定义区域以去除位于源区I和漏区II上的光刻胶，以提高半导体结构的制造效率；在其他实施例中，形成初始掩膜层的材料可以是氧化硅、氮化硅或者氮氧化硅等，后续再通过图形化的方式去除位于源区和漏区上的初始掩膜层。

在另一些实施例中，参考图5，形成掩膜层103以及进行表面处理的工艺步骤包括：采用第一气体G1对初始掩膜层113进行等离子体刻蚀，以去除位于源区I和漏区II上的初始掩膜层113；参考图6，在检测到表征第一介质层101被暴露出的信号的情况下，将第一气体G1更换为第二气体G2，以对源区I和漏区II上的第一介质层101进行表面改性处理，剩余的初始掩膜层113作为掩膜层103。也就是说，在去除位于源区和漏区上的初始掩膜层的工艺步骤中同时检测第一介质层，当检测到源区和漏区上的第一介质层表面被暴露时，更换工艺气体以对源区和漏区上的第一介质层进行表面改性处理，从而可以在同一工艺步骤中去除位于源区和漏区上的初始掩膜层并对源区和漏区上的第一介质层表面进行表面改性处理，以提高半导体结构的制造效率。

对于第一气体G1和第二气体G2，第一气体G1可以采用CH

在另一些实施例中，第一气体还可以采用其他类型的气体作为刻蚀气体，例如，惰性系、腐蚀系、氧化系以及C，F系的刻蚀气体；第二气体还可以采用其他类型的气体作为表面改性的工艺气体，以满足使源区和漏区上的第一介质层表面转化为疏水性表面的需求。

参考图7，去除掩膜层103并形成第二介质层102，第二介质层102仅覆盖沟道区III上的第一介质层101的表面，即在凹槽121的底部和侧壁上的第一介质层101的表面形成第二介质层102，其中，第二介质层102的介电常数大于第一介质层101的介电常数。

对于第二介质层102，形成第二介质层102的材料包括：氧化钛、氧化锆、氧化铪、氧化钽或者氧化铝等高介电常数的材料。高介电常数的材料可以由金属氧化物、金属氮化物、金属的氮氧化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物或者过渡金属硅酸盐。高介电常数的材料包括但不限于于：氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化锆(HfZrO)、氮化硅、氧化硅、氧化锆、氧化钛、铝、氧化铝、二氧化铪-氧化铝(HfO

由于高介电常数材料和衬底交界面的物理特性有很大区别，界面处的晶格失配、相互扩散等因素使其存在很高的界面态密度，从而严重影响器件的特性，甚至使器件失效，第一介质层可以作为第二介质层的中间层，避免第二介质层与衬底之间发生扩散反应，从而提高半导体结构的稳定性。第二介质层具有高介电常数，可以在减小第一介质层和第二介质层共同构成的栅介质层的物理厚度的条件下，保持栅介质层的等效氧化层厚度(EOT，equivalent oxide thickness)不变，以减少直接隧穿效应和减小隧穿电流。

在一些实施例中，可以采用原子层沉积工艺形成第二介质层102。原子层沉积工艺具有沉积大面积均匀、膜厚纳米级可控生长、低温条件沉积以及适合各种复杂结构(如高深宽比的结构)的优异性能，有利于形成厚度和性能均一的第二介质层。

在一些实施例中，原子层沉积工艺的工艺气体包括：水蒸气以及金属卤素化合物气体。

具体地，在一些实施例中，卤素化合物可以为氯化锆，相应的原子层沉积工艺的工艺气体采用水蒸气和氯化锆气体时，原子层沉积时的化学反应方程式如下：

ZrCl

可以理解的是，水蒸气和氯化锆气体反应生成氧化锆和氯化氢，反应物中具有水蒸气，则当沟道区上的第一介质层表面具有亲水性时，该反应容易在沟道区的第一介质层表面进行；当源区和漏区上的第一介质层表面具有疏水性时，该反应不容易在源区和漏区的第一介质层表面进行，从而可以在沟道区的第一介质层上形成氧化锆层，而在源区和漏区的第一介质层上不形成氧化锆层。

需要说明的是，本实施例提供的卤素化合物气体以氯化锆作为示例，参考上述实施例提供的化学反应方程式，在另一些实施例中，卤素化合物气体还可以采用例如氯化铝或者氯化钛等他可以适用于上述化学反应方程式的卤素化合物气体，卤素元素可以采用氟、溴或者碘等元素，以形成相应的高介电常数的材料，本实施例不构成对卤素化合物气体的限定。

在一些实施例中，原子层沉积工艺可以包括多次沉积工序，每次沉积工序用于形成单分子层的第二介质层。通过多个单分子层的沉积工序，可以使沟道区上第一介质层的表面均匀的沉积第二介质层，第二介质层可以具有均匀的厚度和优异的一致性。

具体地，在一些实施例中，每次沉积工序的工艺参数包括：采用水蒸气的流量为600-2000sccm，采用卤素化合物气体的流量为600-2000sccm以及采用工艺温度为200℃～400℃。可以理解的是，根据上述化学反应方程式可以计算出水蒸气与卤素化合物完全反应式所需的体积比，进而为满足化学反应更加充分，可以适当增加水蒸气或者卤素化合物的体积，以使化学反应更倾向于正反应的方向进行。因此，卤素化合物气体与水蒸气的流量可以在一定范围内进行选择，以满足化学反应能够充分进行。同时，化学反应需要在一定温度下才能进行，反应温度的升高可以适当提高化学反应的速率，但是过高的温度可能导致副反应或者不利于反应进行，因此，工艺温度需要在有利于化学反应进行的范围内进行调节。

在一些实施例中，在进行前一次沉积工序后，在进行下一次沉积工序之前，还包括：去除前一次沉积工序残留的气体。可以理解的是，在前一次沉积工序过程中，化学反应的进行会产生卤化氢气体，对于化学反应的进行来说，卤化氢气体产生的越多越不利于化学反应向正反应的方向进行，从而会对后续沉积工序造成影响，导致反应不充分。因此，在进行下一次沉积工序之前，吹扫去除前一次沉积工序残留的气体，可以避免前一次反应残余的生成物导致反应不能够充分进行，提高下一次沉积工序的化学反应效率，有利于每一层单分子层的第二介质层性能均一，进而使第二介质层整体保持均一性。

在一些实施例中，原子层沉积工艺包括n次沉积工序，其中，n大于或等于1且小于或等于25。通过上述反应方程式可知，反应过程中有水的参与，在进行沉积工序中，化学反应更容易在沟道区具有亲水性的第一介质层表面生长，而当沉积工序的次数不断增加，单分子层的第二介质层逐渐成核并且层叠增厚，同时源区和漏区具有疏水性的第一介质层表面，可能会由于沉积工序中的水参与，使源区和漏区上的第一介质层表面的疏水性下降，进而当沉积工序的次数大于25次时，源区和漏区上的第一介质层表面也可能开始生长第二介质层。因此，沉积工序的次数需要在一定的范围内，以满足沟道区上第一介质层表面生长足够厚度的第二介质层，同时不在源区和漏区上的第一介质层表面生长第二介质层。

在一些实施例中，制造方法还包括：形成栅极，栅极位于第二介质层的表面。

对于栅极，形成栅极的材料包括：多晶硅、氮化钛、铝化钛、氮化钽、硅化镍、硅化钴、钽、铜、铝、镧、钛或者钨中的至少一种。

本公开实施例提供的半导体结构制造方法，提供基底包括衬底以及覆盖衬底的第一介质层，衬底具有源区、漏区和沟道区，以用于形成晶体管结构；第一介质层的表面具有亲水性，再通过表面改性处理以使源区和漏区上的第一介质层具有疏水性，保持沟道区上的第一介质层具有亲水性，进而后续形成第二介质层的过程中，第二介质层仅在沟道区上的第一介质层表面生长，而不在源区和漏区上的第一介质层表面生长，相较于整面先沉积第二介质层，再图形化第二介质层的工艺步骤，可以省去刻蚀工艺，提高半导体结构的制作效率；进一步地，第二介质层的介电常数大于第一介质层的介电常数，第一介质层可以作为衬底与高介电常数的第二介质层之间的中间层，避免第二介质层与衬底发生扩散反应，提高半导体结构的稳定性，且第一介质层和第二介质层可以共同构成栅极介质层，可以减少直接隧穿效应和减小隧穿电流，提高半导体结构的使用性能。

根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，采用上述实施例中任意一种半导体结构的制造方法形成，以改善形成的半导体结构的性能。需要说明的是，与上述实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。

以下将结合附图对本实施例提供的半导体结构进行详细说明，具体如下：

继续参考图7，半导体结构，包括：基底200，基底200包括衬底100和覆盖衬底100的第一介质层101，衬底100包括源区I、漏区II和沟道区III，源区I和漏区II位于沟道区III的相对两侧，源区I和漏区II上的第一介质层101表面为疏水性表面112，沟道区III上的第一介质层101表面为亲水性表面111；第二介质层102，第二介质层102仅覆盖沟道区III上的第一介质层101的表面，第二介质层102的介电常数大于第一介质层101的介电常数。

对于衬底100，形成衬底100的材料可以为元素半导体材料或者化合物半导体材料。元素半导体材料可以锗或者硅等；化合物半导体材料可以为砷化镓、磷化锢、锑化锢、碳化硅、硫化镉或者镓砷硅等。

对于源区I和漏区II，源区I和漏区II分别用于形成晶体管的源极和漏极，源区I和漏区II内可以具有P型掺杂离子或者N型掺杂离子，具体地，N型离子具体可以为磷离子或者砷离子等等；P型离子具体可以为硼离子、铟离子或者氟化硼离子等。

对于沟道区III，沟道区III用于形成晶体管的栅极。

对于第一介质层101，第一介质层101的材料包括氧化硅、氮化硅、氮氧化硅或者氟掺杂的硅酸盐玻璃或低介电常数的材料等。

对于第二介质层102，第二介质层102的材料包括：氧化钛、氧化锆、氧化铪、氧化钽或者氧化铝等高介电常数的材料。

其中，亲水性表面或者亲水性是指水滴在表面上的接触角小于约90度；疏水表面或疏水性是指水滴在表面上的接触角等于或大于90度(且小于180度)。

在一些实施例中，第二介质层的厚度小于1.8nm。可以理解的是，基于上述实施例中第二介质层的形成工艺可知，采用原子层沉积工艺时，当沉积工序的次数不断增加，单分子层的第二介质层逐渐成核并且层叠增厚，同时源区和漏区具有疏水性的第一介质层表面，可能会由于沉积工序中的水参与，使源区和漏区上的第一介质层表面的疏水性下降，进而当沉积工序的次数大于25次时，源区和漏区上的第一介质层表面也开始生长第二介质层。因此，第二介质层的厚度需要小于1.8nm，避免源区和漏区上的第一介质层表面形成第二介质层，同时保持沟道区上第一介质层的表面具有足够厚度的第二介质层。

本公开实施例提供的半导体结构，基底包括衬底以及覆盖衬底的第一介质层，衬底具有源区、漏区和沟道区，以用于形成晶体管结构；沟道区上的第一介质层的表面具有亲水性，源区和漏区上的第一介质层具有疏水性，可以使第二介质层仅覆盖在沟道区上的第一介质层表面，而不覆盖在源区和漏区上的第一介质层表面，因此有利于第二介质层的选择性生长，提高半导体结构的制作效率；进一步地，第二介质层的介电常数大于第一介质层的介电常数，第一介质层可以作为衬底与高介电常数的第二介质层之间的中间层，避免第二介质层与衬底发生扩散反应，提高半导体结构的稳定性，且第一介质层和第二介质层可以共同构成栅极介质层，可以减少直接隧穿效应和减小隧穿电流，提高半导体结构的使用性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。