一种基于薄膜晶体管的扫描电路

技术领域

本申请涉及电路集成技术领域，尤其涉及一种基于薄膜晶体管的扫描电路。

背景技术

在玻璃基板或者柔性基板上，设计和电路设计大多基于薄膜晶体管。当在对传感器设计中的传感阵列进行测量时，则需要依靠扫描电路的扫描功能。现有方式扫描电路的扫描功能的实现包括逐行扫描、隔行扫描或者逐个扫描。

一般使用的扫描电路都是基于硅基晶体管，由数控电路产生的信号，一路接着一路输入到玻璃基板或者柔性基板上，实现对传感器敏感元件的信号读取。但是，这种扫描电路存在的问题是由于引入大量的连接引脚，导致整个传感阵列和电路难以更好集成，同时当阵列的数量达到非常庞大的数目时，过多的引脚会占用过多的面积，使得给版图绘制带来难度。

综上，现有方式的扫描电路存在使得整个传感阵列和电路的集成度降低、提高外接的电路制作难度的问题。

发明内容

本申请实施例提供一种基于薄膜晶体管的扫描电路，以解决现有扫描电路不易集成且工艺不成熟难以大面积制备的技术问题。

为了解决上述技术问题，本申请实施例提供一种基于薄膜晶体管的扫描电路，包括移位寄存器单元、锁存器单元和与非门单元，所述移位寄存器单元、所述锁存器单元和所述与非门单元均由薄膜晶体管制成，所述移位寄存器单元与所述锁存器单元连接，所述锁存器单元与所述与非门单元连接，所述移位寄存器单元为数据传输单元，用于将串行输入的输入信号作为时钟信号移位传输到对应位置，并作为所述锁存器单元的信号输入端，所述锁存器单元用于利用锁存器控制信号将所述移位寄存器单元传输过来的信号进行锁存并输出到所述与非门单元，所述与非门单元用于利用与非门控制信号读取所述锁存器单元中锁存的信号。

本申请通过提供一种基于薄膜晶体管的扫描电路，该扫描电路包括移位寄存器单元、锁存器单元和与非门单元，所述移位寄存器单元、所述锁存器单元和所述与非门单元均由薄膜晶体管制成，所述移位寄存器单元与所述锁存器单元连接，所述锁存器单元与所述与非门单元连接，所述移位寄存器单元为数据传输单元，用于将串行输入的输入信号作为时钟信号移位传输到对应位置，并作为所述锁存器单元的信号输入端，所述锁存器单元用于利用锁存器控制信号将所述移位寄存器单元传输过来的信号进行锁存并输出到所述与非门单元，所述与非门单元用于利用与非门控制信号读取所述锁存器单元中锁存的信号。该扫描电路通过将移位寄存器单元、锁存器单元和与非门单元进串联形成的电路，通过减少了芯片接口数量，即使所需扫描单元电路数量增加，接口数量也不改变，提高了接口适配性，从而提高了在传感阵列和电路上的集成度，同时，该扫描电路采用了薄膜晶体管，制备工艺简单，集成度更高，不仅降低了生产成本，而且适合大面积制备。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请一实施例中基于薄膜晶体管的扫描电路的电路结构示意图；

图2是本申请另一实施例中基于薄膜晶体管的扫描电路的电路结构示意图；

图3是本申请另一实施例中基于薄膜晶体管的扫描电路的电路结构示意图；

图4是本申请又一实施例中基于薄膜晶体管的扫描电路的电路结构示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

以下结合具体附图对本申请的实现进行详细的描述：

实施例一

如图1所示，本申请实施例提供的一种基于薄膜晶体管的扫描电路，包括移位寄存器单元10、锁存器单元20和与非门单元30，移位寄存器单元10、锁存器单元20和与非门单元30均由薄膜晶体管制成，移位寄存器单元10与锁存器单元20连接，锁存器单元20与与非门单元30连接，移位寄存器单元10为数据传输单元，用于将串行输入的输入信号作为时钟信号移位传输到对应位置，并作为锁存器单元20的信号输入端，锁存器单元20用于利用锁存器控制信号将移位寄存器单元10传输过来的信号进行锁存并输出到与非门单元30，与非门单元30用于利用与非门控制信号读取锁存器单元20中锁存的信号。

该扫描电路通过将移位寄存器单元10、锁存器单元20和与非门单元30进串联形成的电路，将这些单元电路串联成所需的扫描电路。此时的输入为串行输入，输出为并行输出，时序控制下，能同时控制其中任意数量电路输出高电平(其余为低电平)。实现了扫描电路的串入并出的功能。通过减少了芯片接口数量，即使所需扫描单元电路数量增加，接口数量也不改变，提高了接口适配性，从而提高了在传感阵列和电路上的集成度，同时，该扫描电路采用了薄膜晶体管，制备工艺简单，集成度更高，不仅降低了生产成本，而且适合大面积制备。

实施例二

示例性地，如图2所示，上述移位寄存器单元10对应的电路包括第一电路101和第二电路102，第一电路101和第二电路102的电路结构相同，第一电路101所接收到的第一时钟信号CLK1移位传输到第一时钟，第二电路102所接收到的第二时钟信号CLK2移位传输到第二时钟，第一时钟信号CLK1与第二时钟信号CLK2存在时钟周期差，第一时钟信号CLK1与第二时钟信号CLK2互为反相信号。

进一步地，移位寄存器单元10中的第一电路由六个双栅薄膜晶体管组成，第一电路包括双栅薄膜晶体管TFT1、双栅薄膜晶体管TFT2、双栅薄膜晶体管TFT3、双栅薄膜晶体管TFT4、双栅薄膜晶体管TFT5、双栅薄膜晶体管TFT6，反相置零信号用作电源，反相置零信号分别与双栅薄膜晶体管TFT1和双栅薄膜晶体管TFT5的漏极相连接，双栅薄膜晶体管TFT1和双栅薄膜晶体管TFT5分别使对应的顶栅极和底栅极短接于源极，双栅薄膜晶体管TFT1的源极、双栅薄膜晶体管TFT2的漏极与双栅薄膜晶体管TFT3的漏极相连接，双栅薄膜晶体管TFT2的底栅极与输入信号和双栅薄膜晶体管TFT4的漏极相连接，双栅薄膜晶体管TFT3和双栅薄膜晶体管TFT4的底栅极分别与第一时钟输入信号CLK1连接，双栅薄膜晶体管TFT3的源极与双栅薄膜晶体管TFT6的底栅极相连接，双栅薄膜晶体管TFT4的源极与双栅薄膜晶体管TFT6的漏极和双栅薄膜晶体管TFT5的顶栅极、底栅极和源极相连接，双栅薄膜晶体管TFT2、双栅薄膜晶体管TFT3、双栅薄膜晶体管TFT4、双栅薄膜晶体管TFT6的顶栅极分别与外接偏压相连接，反相置零信号用于当通入高电平时，启动移位寄存器单元10，当通入低电平时，关闭移位寄存器单元10，并将输入置零。

第二电路的结构与第一电路的结构一致，此处不再赘述。

通过采用6个薄膜晶体管组成的第一电路和第二电路构成的移位寄存器单元10，制备工艺简单，集成度更高，不仅降低了生产成本，而且适合大面积制备。

在移位寄存器单元10中，双栅薄膜晶体管的有源层材料相同，双栅薄膜晶体管TFT1与双栅薄膜晶体管TFT5的物理尺寸相同，双栅薄膜晶体管TFT2和双栅薄膜晶体管TFT6的物理尺寸相同，双栅薄膜晶体管TFT3和双栅薄膜晶体管TFT4的物理尺寸相同。

上述薄膜晶体管的物理尺寸相同，便于集成封装，从而提高电路集成度。

上述移位寄存器单元10中所存在的薄膜晶体管TFT的有源层材料为非晶硅、多晶硅或铟镓锌氧化物中的至少一种。

当上述薄膜晶体管TFT的栅极接收到高电平时，对应的薄膜晶体管TFT会将漏极高电平信号传输到其源极；当上述薄膜晶体管TFT的栅极接收到接受到低电平时则会关断，对应的薄膜晶体管TFT，因此，薄膜晶体管TFT的作用类似于大电阻。例如，使用铟镓锌氧化薄膜晶体管TFT时，漏电极低最低可达1e-14A的级别，源漏极截断状态下漏电为1e-14A～1e-12A的级别，从而实现输入信号在高电平传输，低电平较长时间保持的效果。

实施例三

示例性地，如图3所示，上述锁存器单元20对应的电路包括双栅薄膜晶体管TFT13、双栅薄膜晶体管TFT14、双栅薄膜晶体管TFT15、双栅薄膜晶体管TFT16、双栅薄膜晶体管TFT17、双栅薄膜晶体管TFT18、电容C1、电容C2，反相置零信号分别与双栅薄膜晶体管TFT13和双栅薄膜晶体管TFT17的漏极相连接，双栅薄膜晶体管TFT13和双栅薄膜晶体管TFT17分别使对应的顶栅极和底栅极短接于源极，双栅薄膜晶体管TFT13的源极、双栅薄膜晶体管TFT14的漏极与双栅薄膜晶体管TFT15的漏极相连接，双栅薄膜晶体管TFT14的底栅极与输入信号和双栅薄膜晶体管TFT16的漏极相连接，双栅薄膜晶体管TFT15和双栅薄膜晶体管TFT16的底栅极分别与控制信号CTRL1连接，双栅薄膜晶体管TFT15的源极、双栅薄膜晶体管TFT18的底栅极、电容C1相连接，双栅薄膜晶体管TFT16的源极与电容C2、双栅薄膜晶体管TFT18的漏极和双栅薄膜晶体管TFT17的顶栅极、底栅极和源极相连接，双栅薄膜晶体管TFT14、双栅薄膜晶体管TFT15、双栅薄膜晶体管TFT16、双栅薄膜晶体管的顶栅极TFT18分别与外接偏压相连接，反相置零信号用于当通入高电平时，启动锁存器单元20，当通入低电平时，关闭锁存器单元20，并将输入置零。

进一步地，锁存器单元20中，双栅薄膜晶体管的有源层材料相同，双栅薄膜晶体管TFT13与双栅薄膜晶体管TFT17的物理尺寸相同，双栅薄膜晶体管TFT14和双栅薄膜晶体管TFT18的物理尺寸相同，双栅薄膜晶体管TFT15和双栅薄膜晶体管TFT16的物理尺寸相同，双栅薄膜晶体管TFT13和双栅薄膜晶体管TFT14组成第一级反相器，双栅薄膜晶体管TFT17和双栅薄膜晶体管TFT18组成第二级反相器，第一级反相器和第二级反相器的接法相同，第一级反相器可用于解释第二级反相器。

双栅薄膜晶体管TFT13和双栅薄膜晶体管TFT14组成第一级反相器，而双栅薄膜晶体管TFT17和双栅薄膜晶体管TFT18组成第二级反相器，两个反相器接法一样，通过解释第一级反相器来代表第二级反相器。此处双栅薄膜晶体管TFT13的顶栅极和底栅极接于源极的接法为Zero-VGS接法，使得第一级反相器的输出反馈到双栅薄膜晶体管TFT13。

当双栅薄膜晶体管TFT14的底栅输入为高电平，打开双栅薄膜晶体管TFT14，相当于双栅薄膜晶体管TFT14的阻值下降，将双栅薄膜晶体管TFT14的漏极电压拉低，低电压通过双栅薄膜晶体管TFT13的顶栅极和底栅极作用于双栅薄膜晶体管TFT13，将双栅薄膜晶体管TFT13关断，从而使得第一级反相器的输出更低电平。当双栅薄膜晶体管TFT14的底栅输入低电平时，关断双栅薄膜晶体管TFT14，相当于双栅薄膜晶体管TFT14的阻值上升，此时通过的电流极低，分压较少，使得第一级反相器的输出置高，接近于供电电压，此时高电平的第一级反相器输出电压通过双栅薄膜晶体管TFT13的顶栅极和底栅极作用于双栅薄膜晶体管TFT13，使得双栅薄膜晶体管TFT13打开，从而将输出电压继续拉高。因此，Zero-VGS的接法能有效提高反相器的输出电压范围，从而提高了上述第一级反相器和第二级反相器的反相能力。

实施例4

示例性地，如图4所示，上述与非门单元30对应的与非门电路包括电源供电单元、第一级与非门301、第二级与非门301和第一电容C3，电源供电单元用于对与非门单元30进行供电，第一级与非门301用于利用第一控制信号CTRL2读取锁存器单元30中锁存的信号，第二级与非门302用于利用第二控制信号CTRL3读取锁存器单元30中锁存的信号。

进一步地，第一控制信号CTRL2用于在高电平时，开启第一级与非门301读取锁存器单元20中锁存的信号，在低电平时，关闭第一级与非门301，第二控制信号CTRL3恒定为高电平，开启第二级与非门302读取锁存器单元30中锁存的信号。

进一步地，第一级与非门301包括第一薄膜晶体管TFT19、第二薄膜晶体管TFT20和第三薄膜晶体管TFT21，第二级与非门302包括第四薄膜晶体管TFT22、第五薄膜晶体管TFT23、第六薄膜晶体管TFT24，第一薄膜晶体管TFT19和第四薄膜晶体管TFT22分别使对应的顶栅极和底栅极短接于对应的源极，第一薄膜晶体管TFT19的源极与第二薄膜晶体管TFT20的漏极、第五薄膜晶体管TFT23的底栅极相连接，第二薄膜晶体管TFT20的底栅极为信号输入端，第二薄膜晶体管TFT20的源极与第三薄膜晶体管TFT21的漏极相连接，第三薄膜晶体管TFT21的底栅极与第一控制信号CTRL2相连接，第三薄膜晶体管TFT21的源极接地，第四薄膜晶体管TFT22的源极与第五薄膜晶体管TFT23的漏极、第一电容C3和输出信号端相连接，第五薄膜晶体管TFT23的源极与第六薄膜晶体管TFT24的漏极相连接，第六薄膜晶体管TFT24的底栅极与第二控制信号CTRL3相连接，第六薄膜晶体管TFT24的源极接地。

此处需要说明的是，优选地，第一薄膜晶体管TFT19的顶栅极和底栅极接于源极的接法为Zero-VGS接法，使得输出反馈到第一薄膜晶体管TFT19。

当第二薄膜晶体管TFT20和第三薄膜晶体管TFT21的打开时，导致第一薄膜晶体管TFT19的源极处于低电平，低电压通过第一薄膜晶体管TFT19的顶栅极和底栅极作用于第一薄膜晶体管TFT10，将第一薄膜晶体管TFT19关断，从而使得与非门电路输出更低电平。

当第二薄膜晶体管TFT20和第三薄膜晶体管TFT21关闭时，第一薄膜晶体管TFT19的源极输出高电平，接近于供电电压，此时高电平的与非门电路输出电压通过第一薄膜晶体管TFT19的顶栅极和底栅极作用于第一薄膜晶体管TFT19，从而使得第一薄膜晶体管TFT19打开，从而将输出电压继续拉高。

因此，采用Zero-VGS的接法能有效提高与非门单元30对应的电路的输出电压范围。

当输入信号给高电平开启第二薄膜晶体管TFT20，第一控制信号CTRL2给高电平开启第三薄膜晶体管TFT21，导致第二薄膜晶体管TFT20和第三薄膜晶体管TFT21打开，使得第二薄膜晶体管TFT20的漏极，即第一级与非门301输出低电平到第五薄膜晶体管TFT23的底栅极关断第五薄膜晶体管TFT23，此时第二控制信号CTRL3给高电平开启第六薄膜晶体管TFT24，第五薄膜晶体管TFT23的漏极，即第二级与非门302因为第五薄膜晶体管TFT23的关断而输出高电平；

当输入信号为低电平时，关断第二薄膜晶体管TFT20。

若第一控制信号CTRL2给高电平开启第三薄膜晶体管TFT21，使得第二薄膜晶体管TFT20漏极，即第一级与非门301因为第二薄膜晶体管TFT20的关断而输出高电平到第五薄膜晶体管TFT23的底栅极，第二控制信号CTRL3给高电平开启第六薄膜晶体管TFT24，由于第五薄膜晶体管TFT23和第六薄膜晶体管TFT24的开启，导致第五薄膜晶体管TFT23的漏极即第二级与非门302的输出为低电平。

若第一控制信号CTRL2给低电平，第二控制信号CTRL3给高电平，会导致第三薄膜晶体管TFT21关断，第六薄膜晶体管TFT24开启，导致第三薄膜晶体管TFT21的漏极置高电平，从而让第二薄膜晶体管TFT20漏极置高电平到第五薄膜晶体管TFT23的栅极，从而打开了第五薄膜晶体管TFT23，使得第二级与非门302输出低电平。

进一步地，电源供电单元分别与第一薄膜晶体管TFT19和第四薄膜晶体管TFT22的漏极相连接。

第二薄膜晶体管TFT20的顶栅极、第三薄膜晶体管TFT21的顶栅极、第五薄膜晶体管TFT23的顶栅极、第六薄膜晶体管TFT24的顶栅极与调控工作点相连接。

第一薄膜晶体管TFT19、第二薄膜晶体管TFT20、第三薄膜晶体管TFT21、第四薄膜晶体管TFT22、第五薄膜晶体管TFT23和第六薄膜晶体管TFT24为单栅薄膜晶体管或双栅薄膜晶体管。

第一薄膜晶体管TFT19、第二薄膜晶体管TFT20、第三薄膜晶体管TFT21、第四薄膜晶体管TFT22、第五薄膜晶体管TFT23和第六薄膜晶体管TFT24的有源层材料为非晶硅、多晶硅或铟镓锌氧化物中的至少一种。

本申请通过提供一种基于薄膜晶体管的扫描电路，该扫描电路包括移位寄存器单元10、锁存器单元20和与非门单元30，移位寄存器单元10、锁存器单元20和与非门单元30均由薄膜晶体管制成，移位寄存器单元10与锁存器单元20连接，锁存器单元20与与非门单元30连接，移位寄存器单元10为数据传输单元，用于将串行输入的输入信号作为时钟信号移位传输到对应位置，并作为锁存器单元20的信号输入端，锁存器单元20用于利用锁存器控制信号将移位寄存器单元10传输过来的信号进行锁存并输出到与非门单元30，与非门单元30用于利用与非门控制信号读取锁存器单元20中锁存的信号。该扫描电路通过将移位寄存器单元10、锁存器单元20和与非门单元30进串联形成的电路，将这些单元电路串联成所需的扫描电路。此时的输入为串行输入，输出为并行输出，时序控制下，能同时控制其中任意数量电路输出高电平(其余为低电平)。实现了扫描电路的串入并出的功能。通过减少了芯片接口数量，即使所需扫描单元电路数量增加，接口数量也不改变，提高了接口适配性，从而提高了在传感阵列和电路上的集成度，同时，该扫描电路采用了薄膜晶体管，制备工艺简单，集成度更高，不仅降低了生产成本，而且适合大面积制备。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。

以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。