半导体器件的电性测试方法及测试结构

技术领域

本公开涉及半导体技术领域，具体而言，涉及一种半导体器件的电性测试方法及测试结构。

背景技术

动态随机存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。字线作为动态随机存储器的核心部件，主要用于向晶体管传递电平信号。字线电性能的好坏直接影响晶体管的信号传输效果，因此对字线进行电性能测试显得尤为重要。然而，现有测试方法测试结果偏差较大，准确率较低。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的不足，提供一种半导体器件的电性测试方法及测试结构，可降低测试结果偏差，提高测试准确率。

根据本公开的一个方面，提供一种半导体器件的电性测试方法，包括：

提供半导体结构，所述半导体结构包括阵列区和体引出区，所述阵列区包括多个间隔分布的字线，每个所述字线两侧分别分布有导电接触塞及位线；

分别形成引出所述位线、所述导电接触塞、所述体引出区、任一所述字线及所述字线两侧临近的字线的导电结构；

向各所述导电结构分别施加电压，以完成电性测试。

在本公开的一种示例性实施例中，将任一所述字线定义为目标字线，并将所述目标字线两侧临近的所述字线分别定义为第一字线和第二字线；所述目标字线对应的导电结构为第一导电结构，所述第一字线对应的导电结构为第二导电结构，所述第二字线对应的导电结构为第三导电结构，所述导电接触塞对应的导电结构为第四导电结构，所述位线对应的导电结构为第五导电结构，所述体引出区对应的导电结构为第六导电结构；

所述测试方法还包括：

检测所述目标字线与所述第一字线之间的第一漏电流；

检测所述目标字线与所述第二字线之间的第二漏电流；

当所述第一漏电流和所述第二漏电流的数量级均小于或等于第一数量级时，向所述第一导电结构、所述第二导电结构、所述第三导电结构、所述第四导电结构、所述第五导电结构及所述第六导电结构分别施加电压，以完成电性测试。

在本公开的一种示例性实施例中，所述检测所述目标字线与所述第一字线之间的第一漏电流，包括：

向所述第一导电结构施加第一预设电压，向所述第二导电结构加第二预设电压；

检测所述第一导电结构与所述第二导电结构之间的第一漏电流。

在本公开的一种示例性实施例中，所述检测所述目标字线与所述第二字线之间的第二漏电流，包括：

向所述第一导电结构施加第一预设电压，向所述第三导电结构施加第三预设电压；

检测所述第一导电结构与所述第三导电结构之间的第二漏电流。

在本公开的一种示例性实施例中，所述第一预设电压的范围为-2V～2V，所述第二预设电压和所述第三预设电压均为0V。

在本公开的一种示例性实施例中，各所述字线之间均等间距分布，所述第二导电结构与所述第三导电结构的间距大于相邻分布的两个所述字线的间距。

在本公开的一种示例性实施例中，所述分别形成引出所述位线、所述导电接触塞、所述体引出区、任一所述字线及所述字线两侧临近的字线的导电结构，包括：

在所述阵列区形成露出所述目标字线的第一接触孔、露出所述第一字线的第二接触孔、露出所述第二字线的第三接触孔、露出所述导电接触塞的第四接触孔及露出所述位线的第五接触孔；

在所述第一接触孔、所述第二接触孔、所述第三接触孔、所述第四接触孔及所述第五接触孔内分别填充导电材料，以在所述第一接触孔内形成第一导电结构、在所述第二接触孔内形成第二导电结构、在所述第三接触孔内形成第三导电结构、在所述第四接触孔内形成第四导电结构、在所述第五接触孔内形成第五导电结构；

在所述体引出区形成露出所述体引出区的导电线路的第六接触孔；

在所述第六接触孔内填充导电材料，以形成第六导电结构。

在本公开的一种示例性实施例中，所述导电材料为钨。

在本公开的一种示例性实施例中，所述测试方法还包括：

分别检测所述第一字线和所述第二字线的转移电流；

检测所述导电接触塞工作在饱和区时对应的饱和电流；

控制所述第一字线和所述第二字线的电压均为0V，检测所述导电接触塞上对应的工作电流值；

当所述转移电流及所述饱和电流的数量级均大于或等于第二数量级，且所述工作电流的数量级小于或等于第三数量级时向所述第一导电结构、所述第二导电结构、所述第三导电结构、所述第四导电结构、所述第五导电结构及所述第六导电结构分别施加电压，以完成电性测试。

在本公开的一种示例性实施例中，所述测试方法还包括：

当所述第一漏电流和所述第二漏电流中至少一个的数量级大于所述第一数量级时，重新选择所述目标字线、所述第一字线及所述第二字线，直至检测到的所述第一漏电流和所述第二漏电流的数量级均小于或等于所述第一数量级。

在本公开的一种示例性实施例中，所述第一数量级为10

在本公开的一种示例性实施例中，所述第二数量级为10

根据本公开的一个方面，提供一种半导体器件的电性测试结构，包括：

半导体结构，包括阵列区和体引出区，所述阵列区包括多个间隔分布的字线，每个所述字线两侧分别分布有导电接触塞及位线；

多个导电结构，所述位线、所述导电接触塞、所述体引出区、任一所述字线及所述字线两侧临近的字线均一一对应的连接一个所述导电结构。

在本公开的一种示例性实施例中，将任一所述字线定义为目标字线，并将所述目标字线两侧临近的所述字线分别定义为第一字线和第二字线；所述目标字线对应的导电结构为第一导电结构，所述第一字线对应的导电结构为第二导电结构，所述第二字线对应的导电结构为第三导电结构，所述导电接触塞对应的导电结构为第四导电结构，所述位线对应的导电结构为第五导电结构，所述体引出区对应的导电结构为第六导电结构；所述第一导电结构、所述第二导电结构、所述第三导电结构、所述第四导电结构、所述第五导电结构及所述第六导电结构的材料均为钨。

在本公开的一种示例性实施例中，各所述字线之间均等间距分布，所述第二导电结构与所述第三导电结构的间距大于相邻分布的两个所述字线的间距。

本公开的半导体器件的电性测试方法及测试结构，可通过导电结构分别将位线、体引出区、导电接触塞及各字线电学引出，通过向各导电结构分别施加电压，进而完成电性测试。在此过程中，可对被测字线两侧的其他字线同时进行测试，进而将被测字线周围的其他字线的影响考虑在内，可降低测试结果偏差，提高测试准确率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施方式中半导体器件的电性测试方法的流程图；

图2为本公开实施方式中半导体器件的结构示意图；

图3为本公开实施方式中半导体器件的微观形貌图；

图4为本公开实施方式中步骤S120的流程图；

图5为本公开另一实施方式中半导体器件的电性测试方法的流程图；

图6为本公开另一实施方式中半导体器件的电性测试方法的流程图。

附图标记说明：

100、衬底；11、阵列区；12、体引出区；101、源极；102、漏极；200、目标字线；210、第一字线；220、第二字线；300、位线；400、导电接触塞；510、第一导电结构；520、第二导电结构；530、第三导电结构；540、第四导电结构；550、第五导电结构；560、第六导电结构；600、存储电容。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”、“第三”、“第四”、“第五”和、“第六”等仅作为标记使用，不是对其对象的数量限制。

存储器主要包括衬底、字线、位线、存储电容及晶体管，其中，字线同时作为晶体管的栅极，用于控制晶体管的打开或关闭，位线与晶体管的源极相连接，存储电容通过导电接触塞与晶体管的源极相连通。在一个存储器中通常包括多个晶体管，即存储器中包括多个字线，各字线可并排分布。目前，在对字线进行电性测试的过程中，分别通过探针对待检测字线、与待检测字线连接的位线、与待检测字线连接的导电接触塞及衬底上的体引出区分别施加电压，以完成电性测试；但是，在上述测试过程中忽略了待测字线周围的其他字线的影响，使得测试数据偏差较大，测试结果准确率较低。

基于此，本公开实施方式提供了一种半导体器件的电性测试方法，该半导体器件可为动态随机存取存储器(dynamic random access memory，DRAM)、静态随机存取存储器(static random access memory，SRAM)等。图1示出了本公开实施方式中半导体器件的电性测试方法的流程图，参见图1所示，该测试方法可以包括步骤S110-步骤S130，其中：

步骤S110，提供半导体结构，所述半导体结构包括阵列区和体引出区，所述阵列区包括多个间隔分布的字线，每个所述字线两侧分别分布有导电接触塞及位线；

步骤S120，分别形成引出所述位线、所述导电接触塞、所述体引出区、任一所述字线及所述字线两侧临近的字线的导电结构；

步骤S130，向各所述导电结构分别施加电压，以完成电性测试。

本公开的半导体器件的电性测试方法，可通过导电结构分别将位线、体引出区、导电接触塞及各字线电学引出，通过向各导电结构分别施加电压，进而完成电性测试。在此过程中，可对被测字线两侧的其他字线同时进行测试，进而将被测字线周围的其他字线的影响考虑在内，可降低测试结果偏差，提高测试准确率。

下面对本公开实施方式的半导体器件的电性测试方法的具体细节做详细说明：

如图1所示，在步骤S110中，提供半导体结构，所述半导体结构包括阵列区和体引出区，所述阵列区包括多个间隔分布的字线，每个所述字线两侧分别分布有导电接触塞及位线。

如图2所示，半导体结构可包括衬底100，衬底100可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底100的形状及材料做特殊限定。

衬底100上也可以形成有浅沟槽隔离结构、阱区等。衬底100可以是p型，其可包括间隔设置的源极区及漏极区。可对源极区和漏极区进行掺杂，以形成源极101和漏极102。举例而言，可对源极区和漏极区进行n型掺杂。举例而言，可向源极区和漏极区内掺杂n型掺杂材料，以使源极区和漏极区形成n型半导体。该n型掺杂材料可以是元素周期表中位于第V主族的元素，举例而言，其可以是磷，当然，还可以是其他元素的材料，在此不再一一列举。需要说明的是，衬底100也可以是n型，此时，可对源极区和漏极区进行p型掺杂。

在一实施例中，可采用离子注入的方式向源极区和漏极区注入磷离子，当然，也可采用其他工艺对源极区和/或漏极区进行掺杂，在此不做特殊限定。

需要说明的是，源极区与漏极区之间可为沟道区，该沟道区内可具有栅沟槽，可在栅沟槽内形成埋入式字线结构，该字线结构作为晶体管的栅极，可控制晶体管打开或关闭。

如图3所示，衬底100可包括阵列区11和体引出区12，其中，阵列区11用于形成字线、位线300及多个呈阵列分布的存储电容600，体引出区12用于形成金属布线，阵列区11和体引出区12可并排设置且邻接分布。各字线均可位于阵列区11，且各字线可在阵列区11等间距间隔分布，每个字线顶端两侧均具有源极101和漏极102。位线300可与源极101连接，存储电容600可通过导电接触塞400与漏极102连接；即：每个字线两侧分别分布有导电接触塞400及位线300，且各字线和与其对应的导电接触塞400及位线300构成晶体管；其中，字线作为晶体管的栅极，位线300作为晶体管的源极，导电接触塞400作为晶体管的漏极。

为了便于区分，可将任一字线定义为目标字线200，同时将目标字线200两侧临近的字线分别定义为第一字线210和第二字线220。举例而言，可随机选择一个字线作为目标字线200，将该目标字线200两侧与该目标字线200相邻的两个字线分别定义为第一字线210和第二字线220。即，目标字线200位于第一字线210和第二字线220之间。

如图1所示，在步骤S120中，分别形成引出所述位线、所述导电接触塞、所述体引出区、任一所述字线及所述字线两侧临近的字线的导电结构。

可形成分别露出位线300、导电接触塞400、体引出区12及字线的部分区域的接触孔，进而在各接触孔内分别形成导电结构，通过各导电结构分别将位线300、导电接触塞400、体引出区12、目标字线200、第一字线210及第二字线220电学引出，以便于通过导电结构对位线300、导电接触塞400、体引出区12、目标字线200、第一字线210及第二字线220进行电性测试。

在本公开的一种示例性实施方式中，分别形成引出所述位线300、所述导电接触塞400、所述体引出区12、任一所述字线及所述字线两侧临近的字线的导电结构，即：步骤S120可包括步骤S1201-步骤S1204，如图4所示，其中：

步骤S1201，在所述阵列区形成露出所述目标字线的第一接触孔、露出所述第一字线的第二接触孔、露出所述第二字线的第三接触孔、露出所述导电接触塞的第四接触孔及露出所述位线的第五接触孔。

可通过蚀刻工艺在阵列区11形成第一接触孔，第一接触孔可露出目标字线200，也可采用抛光、打磨或研磨等工艺对阵列区11中目标字线200所在区域的表面进行抛光、打磨或研磨，以便形成露出目标字线200的第一接触孔，在此不对第一接触孔的形成方式做特殊限定。

第一接触孔可为圆形孔、椭圆形孔、矩形孔或其他形状的孔状结构，在此不对第一接触孔的形状做特殊限定，只要能露出目标字线200即可。

需要说明的是，在垂直于目标字线200的延伸方向上，第一接触孔的孔径可略大于目标字线200的宽度，在平行于目标字线200的延伸方向上，第一接触孔的孔径可远远小于目标字线200的长度。以第一接触孔为圆形孔为例，第一接触孔的圆心位于目标字线200的中心，其直径略大于目标字线200的宽度，且第一接触孔的半径小于相邻两个字线的间距。

在一实施方式中，第二接触孔可与第一接触孔错位分布，以避免第一接触孔和第二接触孔连通，进而避免后续在第一接触孔中形成的第一导电结构510与在第二接触孔中形成的第二导电结构520短接。

可通过蚀刻工艺在阵列区11形成第二接触孔，第二接触孔可露出第一字线210，也可采用抛光、打磨或研磨等工艺对阵列区11中第一字线210所在区域的表面进行抛光、打磨或研磨，以便形成露出第一字线210的第二接触孔，在此不对第二接触孔的形成方式做特殊限定。

第二接触孔可为圆形孔、椭圆形孔、矩形孔或其他形状的孔状结构，在此不对第二接触孔的形状做特殊限定，只要能露出第一字线210即可。

需要说明的是，在垂直于第一字线210的延伸方向上，第二接触孔的孔径可略大于第一字线210的宽度，在平行于第一字线210的延伸方向上，第二接触孔的孔径可远远小于第一字线210的长度。以第二接触孔为圆形孔为例，第二接触孔的圆心位于第一字线210的中心，其直径略大于第一字线210的宽度，且第二接触孔的半径小于相邻两个字线的间距。

可通过蚀刻工艺在阵列区11形成第三接触孔，第三接触孔可露出第二字线220，也可采用抛光、打磨或研磨等工艺对阵列区11中第二字线220所在区域的表面进行抛光、打磨或研磨，以便形成露出第二字线220的第三接触孔，在此不对第三接触孔的形成方式做特殊限定。

第三接触孔可为圆形孔、椭圆形孔、矩形孔或其他形状的孔状结构，在此不对第三接触孔的形状做特殊限定，只要能露出第二字线220即可。

需要说明的是，在垂直于第二字线220的延伸方向上，第三接触孔的孔径可略大于第二字线220的宽度，在平行于第二字线220的延伸方向上，第三接触孔的孔径可远远小于第二字线220的长度。以第三接触孔为圆形孔为例，第三接触孔的圆心位于第二字线220的中心，其直径略大于第二字线220的宽度，且第三接触孔的半径小于相邻两个字线的间距。

需要说明的是，第三接触孔与第二接触孔的间距可大于相邻两个字线的间距，进而使得后续在第三接触孔中形成的第三导电结构530和第二接触孔中形成的第二导电结构520的间距大于相邻分布的两个字线的间距，可避免第三导电结构530和第二导电结构520与目标字线200短接。

可通过蚀刻工艺在阵列区11形成第四接触孔，第四接触孔可露出导电接触塞400，也可采用抛光、打磨或研磨等工艺对阵列区11中导电接触塞400所在区域的表面进行抛光、打磨或研磨，以便形成露出导电接触塞400的第四接触孔，在此不对第四接触孔的形成方式做特殊限定。

第四接触孔的形状可与导电接触塞400的形状相同，也可与导电接触塞400的形状不同，在此不做特殊限定。举例而言，第四接触孔可为圆形孔、椭圆形孔、矩形孔或其他形状的孔状结构，在此不对第四接触孔的形状做特殊限定，只要能露出导电接触塞400即可。

需要说明的是，第四接触孔在衬底100上的正投影可在导电接触塞400在衬底100上的正投影内，即：第四接触孔在衬底100上的正投影可与导电接触塞400在衬底100上的正投影重合，也可在导电接触塞400在衬底100上的正投影内部。

可通过蚀刻工艺在阵列区11形成第五接触孔，第五接触孔可露出位线300，也可采用抛光、打磨或研磨等工艺对阵列区11中位线300所在区域的表面进行抛光、打磨或研磨，以便形成露出位线300的第五接触孔，在此不对第五接触孔的形成方式做特殊限定。

第五接触孔可为圆形孔、椭圆形孔、矩形孔或其他形状的孔状结构，在此不对第五接触孔的形状做特殊限定，只要能露出位线300即可。

需要说明的是，在垂直于位线300的延伸方向上，第五接触孔的孔径可略大于位线300的宽度，在平行于位线300的延伸方向上，第五接触孔的孔径可远远小于位线300的长度。以第五接触孔为圆形孔为例，第五接触孔的圆心位于位线300的中心，其直径略大于位线300的宽度，且第五接触孔的半径小于相邻两个位线300的间距。

步骤S1202，在所述第一接触孔、所述第二接触孔、所述第三接触孔、所述第四接触孔及所述第五接触孔内分别填充导电材料，以在所述第一接触孔内形成第一导电结构、在所述第二接触孔内形成第二导电结构、在所述第三接触孔内形成第三导电结构、在所述第四接触孔内形成第四导电结构、在所述第五接触孔内形成第五导电结构。

可通过聚焦离子束(Focused Ion Beam，FIB)的方式在第一接触孔、第二接触孔、第三接触孔、第四接触孔及第五接触孔内分别填充导电材料，当然，也可采用真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、热蒸发或原子层沉积等工艺在第一接触孔、第二接触孔、第三接触孔、第四接触孔及第五接触孔内分别填充导电材料，进而在第一接触孔内形成第一导电结构510、在第二接触孔内形成第二导电结构520、在第三接触孔内形成第三导电结构530、在第四接触孔内形成第四导电结构540、在第五接触孔内形成第五导电结构550，以便于通过第一导电结构510、第二导电结构520、第三导电结构530、第四导电结构540及第五导电结构550分别将目标字线200、第一字线210、第二字线220、导电接触塞400及位线300电学引出。

需要说明的是，第二导电结构520与第一导电结构510错位分布，以避免第一导电结构510和第二导电结构520短接；第三导电结构530和第二导电结构520的间距大于相邻分布的两个字线的间距，以避免第三导电结构530和第二导电结构520与目标字线200短接。

在本公开的一种示例性实施方式中，导电材料可为钨，当然，也可以是其他导电性能较好的材料，在此不再一一列举。

步骤S1203，在所述体引出区形成露出所述体引出区的导电线路的第六接触孔。

导电线路可以是位于体引出区12的金属布线结构，其可包括多个布线电路，可通过布线电路可与阵列区11连接，可通过布线电路将阵列区11中的字线、位线300、导电接触塞400或存储电容600等电学引出。

可通过蚀刻工艺在体引出区12形成第六接触孔，第六接触孔可露出布线电路，也可采用抛光、打磨或研磨等工艺对体引出区12中布线电路所在区域的表面进行抛光、打磨或研磨，以便形成露出布线电路的第六接触孔，在此不对第六接触孔的形成方式做特殊限定。

第六接触孔可为圆形孔、椭圆形孔、矩形孔或其他形状的孔状结构，在此不对第六接触孔的形状做特殊限定，只要能露出布线电路即可。

需要说明的是，在垂直于布线电路的延伸方向上，第六接触孔的孔径可略大于布线电路的宽度，在平行于布线电路的延伸方向上，第六接触孔的孔径可远远小于布线电路的长度。以第六接触孔为圆形孔为例，第六接触孔的圆心位于布线电路的中心，其直径略大于布线电路的宽度，且第六接触孔的半径小于相邻两个布线电路的间距。

步骤S1204，在所述第六接触孔内填充导电材料，以形成第六导电结构。

可通过聚焦离子束(FIB)的方式在第六接触孔内填充导电材料，当然，也可采用真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、热蒸发或原子层沉积等工艺在第六接触孔内填充导电材料，进而在第六接触孔内形成第六导电结构560，以便于通过第六导电结构560将体引出区12电学引出。

如图1所示，在步骤S130中，向各所述导电结构分别施加电压，以完成电性测试。

可通过纳米探针分别向第一导电结构510、第二导电结构520、第三导电结构530、第四导电结构540、第五导电结构550及第六导电结构560施加电压，进而完成电性测试。

举例而言，可将6个纳米探针分别扎在第一导电结构510、第二导电结构520、第三导电结构530、第四导电结构540、第五导电结构550及第六导电结构560上，进而通过第一导电结构510、第二导电结构520、第三导电结构530、第四导电结构540、第五导电结构550及第六导电结构560将各探针施加的电压分别传递至与各导电结构对应的目标字线200、第一字线210、第二字线220、导电接触塞400、位线300和体引出区12。

在本公开的一种示例性实施方式中，目标字线200的扫描电压可为-0.5V～3V，第一字线210和第二字线220的扫描电压均可为-0.2V～-1V，导电接触塞400的电压可为0.05V～1V，位线300的电压可为-0.05V～0V，体引出区12的电压可为-0.7V～0V。

举例而言，可通过纳米探针机台根据线性区域和饱和区域设定两种测试条件，在线性区域时，可向目标字线200施加-0.5V～3V的扫描电压，向导电接触塞400施加0.05V电压，向位线300施加0V电压，向体引出区12施加-0.7V电压，向第一字线210和第二字线220均施加-0.2V电压，测试晶体管的I

在本公开的一种示例性实施方式中，本公开的测试方法还可包括步骤S210-步骤S230，如图5所示，其中：

步骤S210，检测所述目标字线与所述第一字线之间的第一漏电流。

在形成导电结构后可检测目标字线200和第一字线210之间的漏电流，进而判断在形成第一导电结构510和第二导电结构520的过程中是否引入了漏电流，以便于排除形成第一导电结构510和第二导电结构520的过程中带来漏电流的影响，提高测试结果的准确率。

在本公开的一种示例性实施方式中，检测目标字线200与第一字线210之间的第一漏电流，即步骤S210可包括步骤S2101及步骤S2102，其中：

步骤S2101，向所述第一导电结构施加第一预设电压，向所述第二导电结构加第二预设电压。

可通过纳米探针向第一导电结构510施加第一预设电压，进而通过第一导电结构510将第一预设电压传递至目标字线200。第一预设电压可以是预先设定的电压值，举例而言，第一预设电压的范围可为-2V～2V，可按照预先设定的步距，在-2V～2V的范围内逐渐的增大或减小第一预设电压。例如，其步距可为0.02V，也可为0.05V，当然，还可以是其他步距，在此不做特殊限定。

与此同时，还可通过纳米探针向第二导电结构520施加第二预设电压，进而通过第二导电结构520将第二预设电压传递至第一字线210。第二预设电压可以是固定电压，举例而言，第二预设电压可为0V。

步骤S2102，检测所述第一导电结构与所述第二导电结构之间的第一漏电流。

在向目标字线200和第一字线210施加电压并按照预设布局进行扫描的过程中，可检测第一导电结构510和第二导电结构520之间的电流，可将该电流定义为第一漏电流。举例而言，可采用电流表、万用表或电流测试仪等检测第一漏电流，当然，还可采用其他仪器或设备检测第一漏电流，在此不再一一列举。

步骤S220，检测所述目标字线与所述第二字线之间的第二漏电流。

在形成导电结构后可检测目标字线200和第二字线220之间的漏电流，进而判断在形成第三导电结构530的过程中是否引入漏电流，以便于排除形成第三导电结构530的过程中带来漏电流的影响，提高测试结果的准确率。

在本公开的一种示例性实施方式中，检测目标字线200与第二字线220之间的第二漏电流，即步骤S220可包括步骤S2201及步骤S2202，其中：

步骤S2201，向所述第一导电结构施加第一预设电压，向所述第三导电结构施加第三预设电压。

可通过纳米探针向第一导电结构510施加第一预设电压，进而通过第一导电结构510将第一预设电压传递至目标字线200。第一预设电压可以是预先设定的电压值，举例而言，第一预设电压的范围可为-2V～2V，可按照预先设定的步距，在-2V～2V的范围内逐渐的增大或减小第一预设电压。例如，其步距可为0.02V，当然，还可以是其他步距，在此不做特殊限定。

与此同时，还可通过纳米探针向第三导电结构530施加第三预设电压，进而通过第三导电结构530将第三预设电压传递至第二字线220。第三预设电压可与第二预设电压相同，即，第三预设电压也可以是固定电压，举例而言，第三预设电压可为0V。

步骤S2202，检测所述第一导电结构与所述第三导电结构之间的第二漏电流。

在向目标字线200和第二字线220施加电压并按照预设布局进行扫描的过程中，可检测第一导电结构510和第三导电结构530之间的电流，可将该电流定义为第二漏电流。举例而言，可采用电流表、万用表或电流测试仪等检测第二漏电流，当然，还可采用其他仪器或设备检测第二漏电流，在此不再一一列举。

步骤S230，当所述第一漏电流和所述第二漏电流的数量级均小于或等于第一数量级时，向所述第一导电结构、所述第二导电结构、所述第三导电结构、所述第四导电结构、所述第五导电结构及所述第六导电结构分别施加电压，以完成电性测试。

可对检测到的第一漏电流和第二漏电流进行分析，并判断第一漏电流和第二漏电流是否会对电性测试结果产生影响。具体而言，当第一漏电流和第二漏电流的数量级均小于或等于第一数量级时，可认为第一漏电流和第二漏电流不会对电性测试结果产生影响，此时，可向第一导电结构510、第二导电结构520、第三导电结构530、第四导电结构540、第五导电结构550及第六导电结构560分别施加电压，以完成电性测试。在上述过程中，排除了形成导电结构的过程中引入的漏电流的影响，可提高电性测试结果的准确率。

在本公开的一种示例性实施方式中，第一数量级可为10

举例而言，当第一漏电流的数量级为10

在本公开的一种示例性实施方式中，本公开的测试方法还可包括：

步骤S240，当所述第一漏电流和所述第二漏电流中至少一个的数量级大于所述第一数量级时，重新选择所述目标字线、所述第一字线及所述第二字线，直至检测到的所述第一漏电流和所述第二漏电流的数量级均小于或等于所述第一数量级。

在第一漏电流和第二漏电流中至少一个的数量级大于第一数量级时，可判定第一漏电流和第二漏电流会对电性测试结果产生影响，进而可知在形成第二导电结构520和第三导电结构530的过程中引入了漏电流，形成的第二导电结构520和第三导电结构530不符合测试标准，需要重新选择目标字线200、第一字线210及第二字线220，并检测新的目标字线200对应的第一导电结构510与新的第一字线210对应的第二导电结构520之间的第一漏电流，以及新的目标字线200对应的第一导电结构510与新的第二字线220对应的第三导电结构530之间的第二漏电流，直至检测到的第一漏电流和第二漏电流的数量级均小于或等于第一数量级时停止寻找新的目标字线200、第一字线210及第二字线220。

在一实施方式中，当第一漏电流和第二漏电流中任一个的数量级处于10

举例而言，当第一漏电流的数量级和第二漏电流的数量级均为10

在本公开的一种示例性实施方式中，如图6所示，本公开的测试方法还可包括：

步骤S310，分别检测所述第一字线和所述第二字线的转移电流。

可通过纳米探针向第一字线210、导电接触塞400、位线300及体引出区12施加电压，进而检测第一字线210的转移电流。此外，可通过纳米探针向第二字线220、导电接触塞400、位线300及体引出区12施加电压，进而检测第二字线220的转移电流。

步骤S320，检测所述导电接触塞工作在饱和区时对应的饱和电流。

在检测第一字线210和第二字线220的过程中，可根据生成的I-V曲线计算导电接触塞400工作在饱和区时对应的饱和电流。

步骤S330，控制所述第一字线和所述第二字线的电压均为0V，检测所述导电接触塞上对应的工作电流值。

可通过探针向第一字线210和第二字线220均输送0V电压，进而检测导电接触塞400上对应的工作电压。

步骤S340，当所述转移电流及所述饱和电流的数量级均大于或等于第二数量级，且所述工作电流的数量级小于或等于第三数量级时向所述第一导电结构、所述第二导电结构、所述第三导电结构、所述第四导电结构、所述第五导电结构及所述第六导电结构分别施加电压，以完成电性测试。

当第一字线210和第二字线220的转移电流及导电接触塞400工作在饱和区时对应的饱和电流的数量级均大于或等于第二数量级，且第一字线210和第二字线220的电压均为0V时，导电接触塞400上对应的工作电流的数量级小于或等于第三数量级时，判定与第一字线210对应的和第二导电结构520和与第二字线220对应的第三导电结构530可以正常控制字线的开关状态，可排除故障，进一步提高电性测试准确率。

在本公开的一种示例性实施方式中，第二数量级可为10

例如，当第一字线210和第二字线220的转移电流及导电接触塞400工作在饱和区时对应的饱和电流的数量级均为10

需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的制备方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。

本公开实施还提供一种半导体器件的电性测试结构，该测试结构可包括半导体结构及多个导电结构，如图2及图3所示，其中：

半导体结构，包括阵列区11和体引出区12，阵列区11包括多个间隔分布的字线，每个字线两侧分别分布有导电接触塞400及位线300；

多个导电结构，位线300、导电接触塞400、体引出区12、任一字线及该字线两侧临近的字线均一一对应的连接一个导电结构。

本公开的半导体器件的电性测试结构，可通过导电结构分别将位线300、体引出区12、导电接触塞400及各字线电学引出，通过向各导电结构分别施加电压，进而完成电性测试。在此过程中，可对被测字线两侧的其他字线同时进行测试，进而将被测字线周围的其他字线的影响考虑在内，可降低测试结果偏差，提高测试准确率。

半导体结构可包括衬底100，衬底100可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底100的形状及材料做特殊限定。

衬底100上也可以形成有浅沟槽隔离结构、阱区等。衬底100可以是p型，其可包括间隔设置的源极区及漏极区。可对源极区和漏极区进行掺杂，以形成源极101和漏极102。举例而言，可对源极区和漏极区进行n型掺杂。举例而言，可向源极区和漏极区内掺杂n型掺杂材料，以使源极区和漏极区形成n型半导体。该n型掺杂材料可以是元素周期表中位于第V主族的元素，举例而言，其可以是磷，当然，还可以是其他元素的材料，在此不再一一列举。需要说明的是，衬底100也可以是n型，可对源极区和漏极区进行p型掺杂。

在一实施例中，可采用离子注入的方式向源极区和漏极区注入磷离子，当然，也可采用其他工艺对源极区和/或漏极区进行掺杂，在此不做特殊限定。

需要说明的是，源极区与漏极区之间可为沟道区，该沟道区内可具有栅沟槽，可在栅沟槽内形成埋入式字线结构，该字线结构作为晶体管的栅极，可控制晶体管打开或关闭。

衬底100可包括阵列区11和体引出区12，其中，阵列区11用于形成字线、位线300及多个呈阵列分布的存储电容600，体引出区12用于形成金属布线，阵列区11和体引出区12可并排设置且邻接分布。各字线均可位于阵列区11，且各字线可在阵列区11等间距间隔分布，每个字线顶端两侧均具有源极101和漏极102。位线300可与源极101连接，存储电容600可通过导电接触塞400与漏极102连接；即：每个字线两侧分别分布有导电接触塞400及位线300，且各字线和与其对应的导电接触塞400及位线300构成晶体管；其中，字线作为晶体管的栅极，位线300作为晶体管的源极，导电接触塞400作为晶体管的漏极。

为了便于区分，可将任一字线定义为目标字线200，同时将目标字线200两侧临近的字线分别定义为第一字线210和第二字线220。举例而言，可随机选择一个字线作为目标字线200，将该目标字线200两侧与该目标字线200相邻的两个字线分别定义为第一字线210和第二字线220。即，目标字线200位于第一字线210和第二字线220之间。

导电结构可以由多个，多个导电结构可与目标字线200、第一字线210、第二字线220、导电接触塞400、位线300及体引出区12一一对应连接，可通过各导电结构分别将目标字线200、第一字线210、第二字线220、导电接触塞400、位线300及体引出区12电学引出。

在本公开的一种示例性实施方式中，导电结构的材料可为钨，当然，也可以是其他导电性能较好的材料，在此不再一一列举。

为了便于区分，可将与目标字线200对应的导电结构定义为第一导电结构510，将与第一字线210对应的导电结构定义为第二导电结构520，将与第二字线220对应的导电结构定义为第三导电结构530，将与导电接触塞400对应的导电结构定义为第四导电结构540，将与位线300对应的导电结构定义为第五导电结构550，将与体引出区12对应的导电结构定义为第六导电结构560。

在本公开的一种示例性实施方式中，第二导电结构520与第一导电结构510错位分布，以避免第一导电结构510和第二导电结构520短接；第三导电结构530和第二导电结构520的间距大于相邻分布的两个字线的间距，以避免第三导电结构530和第二导电结构520与目标字线200短接。

可通过纳米探针分别向第一导电结构510、第二导电结构520、第三导电结构530、第四导电结构540、第五导电结构550及第六导电结构560施加电压，进而完成电性测试。

举例而言，可将6个纳米探针分别扎在第一导电结构510、第二导电结构520、第三导电结构530、第四导电结构540、第五导电结构550及第六导电结构560上，进而通过第一导电结构510、第二导电结构520、第三导电结构530、第四导电结构540、第五导电结构550及第六导电结构560将各探针施加的电压分别传递至与各导电结构对应的目标字线200、第一字线210、第二字线220、导电接触塞400、位线300和体引出区12，以便完成电性测试。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。