沟槽型MOSFET及其制作方法

技术领域

本发明涉及半导体器件制造技术领域，特别涉及一种沟槽型MOSFET及其制作方法。

背景技术

随着电子消费产品需求的增长，功率MOSFET的需求越来越大。沟槽型金属氧化物半导体场效应晶体管(Trench Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)由于其器件的集成度较高，导通电阻较低，具有较低的栅漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率领域。由于碳化硅(SiC)具有高临界电场、高热导率以及高饱和漂移速率，使得碳化硅基沟槽型MOSFET相比于硅基MOSFET的性能有较大提升。碳化硅基沟槽型MOSFET是目前的主流应用之一。

图1至图5为现有的一种沟槽型MOSFET的制作过程结构示意图。该沟槽型MOSFET的制作过程包括以下步骤：如图1所示，在基底10上形成图形化的第一硬掩模层21，以图形化的第一硬掩模层21为掩模，通过离子注入工艺在基底10中形成P阱11(P-well)，去除图形化的第一硬掩模层21；如图2所示，在基底10上形成图形化的第二硬掩模层22，以图形化的第二硬掩模层22为掩模，通过离子注入工艺在基底10中形成深度大于P阱11的P型高掺杂区12，去除图形化的第二硬掩模层22；如图3所示，在基底10上形成图形化的第三硬掩模层23，以图形化的第三硬掩模层23为掩模，在P阱11的顶部形成N型重掺杂源电极区13，去除图形化的第三硬掩模层23；如图4所示，在基底10上形成图形化的第四硬掩模层24，以图形化的第四硬掩模层24为掩模，刻蚀基底10形成沟槽14，沟槽14位于N型重掺杂源电极区13的基底中，且贯穿N型重掺杂源电极区13和P阱11并伸入P阱11下方的基底10中，P型高掺杂区12的深度大于沟槽14的深度；如图5所示，在沟槽14内形成栅电极30，栅电极30与沟槽14的内壁间通过栅介质层31隔离，且栅介质层31覆盖栅电极30的顶部。

由于沟槽型MOSFET的沟槽底部拐角处存在电场集中效应，尤其是对于碳化硅基沟槽型MOSFET，因碳化硅材料高临界电场强度特性与沟槽底部拐角处高强度的电场集中效应，器件反向截止时产生的高电场容易使栅介质层发生击穿，造成不可逆损伤。参考图1至图5所示，现有技术中一般通过使用高能铝离子注入形成的P型高掺杂区12将高电场屏蔽在沟槽14下方，避免栅介质层31直接击穿，从而达到保护栅介质层31的作用。但是，由于P型高掺杂区12的深度较大，形成P型高掺杂区12需要高能铝离子注入，降低了离子注入机台的产能，并且高能注入需要较厚的硬掩模层作为注入阻挡层，对光刻与刻蚀要求较高，此外高能注入横向散射距离过大，对器件的间距尺寸(pitch size)缩小不利。

发明内容

本发明的目的之一是提供一种沟槽型MOSFET及其制作方法，可以提高离子注入机台的产能，且可以降低器件的工艺难度。

为了实现上述目的，本发明的一方面提供一种沟槽型MOSFET的制作方法。所述沟槽型MOSFET的制作方法包括：

提供基底，所述基底的顶部具有第一导电类型的第一阱区，所述第一阱区的基底顶部具有第一导电类型的第一掺杂区和第二导电类型的第二掺杂区，所述第一掺杂区和所述第二掺杂区相接，且所述第一掺杂区从平行于所述基底表面的第一方向隔断所述第二掺杂区，所述第一掺杂区的掺杂浓度大于所述第一阱区；

在所述基底顶部形成沟槽，所述沟槽沿平行于所述基底表面的第二方向伸长且贯穿所述第二掺杂区，所述沟槽的深度大于所述第一掺杂区的深度；所述沟槽包括相连通的第一部分和第二部分，所述第一部分与所述第一掺杂区邻接，所述第二部分与所述第二掺杂区邻接；

在所述沟槽的第一部分内形成掺杂屏蔽层，所述掺杂屏蔽层为第一导电类型且掺杂浓度大于所述第一阱区的掺杂浓度，所述掺杂屏蔽层的形成区域覆盖所述第一部分的内表面；以及

在所述沟槽内形成栅电极和位于所述沟槽内表面与栅电极之间的栅介质层；所述栅介质层形成在所述掺杂屏蔽层上且覆盖所述沟槽的内表面。

可选的，在所述沟槽的第一部分内形成掺杂屏蔽层的方法包括：采用离子注入工艺将掺杂物质注入到所述沟槽第一部分的内表面表层的基底中，形成掺杂屏蔽层。

可选的，所述离子注入工艺采用的能量小于800keV；所述掺杂物质包括铝。

可选的，在所述沟槽的第一部分内形成掺杂屏蔽层的步骤包括：在所述基底的表面形成图形化的掩模层，所述图形化的掩模层覆盖所述第二掺杂区、所述沟槽的第二部分以及至少部分所述第一掺杂区，露出所述沟槽的第一部分；以所述图形化的掩模层为掩模，执行所述离子注入工艺，形成所述掺杂屏蔽层；以及去除所述图形化的掩模层。

可选的，所述图形化的掩模层包括氧化硅、氮化硅和氮氧化硅中的至少一种。

可选的，所述沟槽包括多个第一部分和多个第二部分，多个所述第一部分和多个所述第二部分在所述第二方向上周期性排布；所述掺杂屏蔽层在所述沟槽的伸长方向上周期性排布。

可选的，所述基底顶部形成有相互平行的多个所述沟槽；相邻两个所述沟槽中的第一部分的排布位置在所述第二方向上相同，所述第一方向上的相邻两个所述第一部分上的掺杂屏蔽层之间具有设定距离或相连接；或者，相邻两个所述沟槽的第一部分的错位排布。

可选的，所述基底为碳化硅基底。

可选的，所述沟槽型MOSFET的制作方法还包括：在所述沟槽内形成栅介质层和栅电极之后，在所述基底上形成层间介质层，所述层间介质层覆盖所述基底、所述栅介质层和所述栅电极；在所述层间介质层中形成栅极通孔和源极通孔，所述栅极通孔露出部分所述第一掺杂区，所述源极通孔露出相接的部分所述第一掺杂区和部分所述第二掺杂区；以及在所述层间介质层上形成顶部导电层，所述顶部导电层至少覆盖所述栅极通孔的内表面以及所述源极通孔的内表面。

本发明的另一方面还提供一种沟槽型MOSFET。所述沟槽型MOSFET包括：基底，所述基底的顶部具有第一导电类型的第一阱区，所述第一阱区的基底顶部具有第一导电类型的第一掺杂区和第二导电类型的第二掺杂区，所述第一掺杂区和所述第二掺杂区相接，且所述第一掺杂区从平行于所述基底表面的第一方向隔断所述第二掺杂区，所述第一掺杂区的掺杂浓度大于所述第一阱区；沟槽，所述沟槽位于所述基底的顶部，沿平行于所述基底表面的第二方向伸长且贯穿所述第二掺杂区，所述沟槽的深度大于所述第一掺杂区的深度；所述沟槽包括相连通的第一部分和第二部分，所述第一部分与所述第一掺杂区邻接，所述第二部分与所述第二掺杂区邻接；掺杂屏蔽层，所述掺杂屏蔽层位于所述第一部分内且形成区域覆盖所述第一部分的内表面，所述掺杂屏蔽层为第一导电类型且掺杂浓度大于所述第一阱区的掺杂浓度；栅电极，所述栅电极位于所述沟槽内；以及栅介质层，所述栅介质层位于所述栅电极与所述沟槽的内表面之间，且覆盖所述掺杂屏蔽层和所述沟槽的内表面。

本发明提供的沟槽型MOSFET及其制作方法中，沟槽包括相连通的第一部分和第二部分，所述第一部分与基底顶部的第一掺杂区邻接，第二部分与基底顶部的第二掺杂区邻接，在沟槽的第一部分的内表面形成掺杂屏蔽层，掺杂屏蔽层为第一导电类型且掺杂浓度大于基底上的第一阱区的掺杂浓度，且掺杂屏蔽层的形成区域覆盖第一部分的内表面，掺杂屏蔽层可以将器件工作时(例如器件反向截止时)产生的高电场屏蔽在沟槽下方以避免栅介质层直接击穿，由于掺杂屏蔽层形成在第一部分的内表面上，从而形成掺杂屏蔽层时不需要将掺杂物质注入到基底内的较深位置，避免了通过高能的离子注入工艺来形成用于屏蔽高电场的大深度的P型高掺杂区，进而可以提高离子注入机台的产能，且不需要较厚的硬掩模层作为注入阻挡层，降低了对光刻与刻蚀工艺要求，降低了器件的工艺难度，还有利于器件的间距尺寸的缩小。

附图说明

图1至图5为现有的一种沟槽型MOSFET的制作过程结构示意图。

图6为本发明一实施例提供的沟槽型MOSFET的制作方法的流程示意图。

图7至图19为本发明一实施例提供的沟槽型MOSFET的制作方法的分步骤结构示意图。

图20至图23为本申请不同实施例中基底顶部的沟槽示意图。

附图标记说明：

(图1至图5)10-基底；11-P阱；12-P型高掺杂区；13-N型重掺杂源电极区；14-沟槽；21-图形化的第一硬掩模层；22-图形化的第二硬掩模层；23-图形化的第三硬掩模层；24-图形化的第四硬掩模层；30-栅电极；31-栅介质层；

(图7至图23)100-基底；101-第一阱区；102-第一掺杂区；103-第二掺杂区；104-沟槽；104a-第一部分；104b-第二部分；105-掺杂屏蔽层；201-第一掩模层；202-第二掩模层；203-第三掩模层；203a-图形化的第三掩模层；301-栅介质层；302-栅电极；303-层间介质层；304-栅极通孔；305-源极通孔；306-顶部导电层。

具体实施方式

以下结合附图和具体实施例对本发明提出的沟槽型MOSFET及其制作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

需要说明的是，本发明使用的术语仅仅是出于描述特定实施方式的目的，而非旨在限制本发明。除非本申请文件中另作定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。除非另行指出，“上/上层”和/或“下/下层”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者结构涵盖出现在“包括”或者“包含”后面列举的元件或者结构及其等同，并不排除其他元件或者结构。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。在本发明说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。

图6为本发明一实施例提供的沟槽型MOSFET的制作方法的流程示意图。如图6所示，本实施例提供的沟槽型MOSFET的制作方法包括：

步骤S1，提供基底，所述基底的顶部具有第一导电类型的第一阱区，所述第一阱区的基底顶部具有第一导电类型的第一掺杂区和第二导电类型的第二掺杂区，所述第一掺杂区和所述第二掺杂区相接，且所述第一掺杂区在平行于所述基底表面的第一方向隔断所述第二掺杂区，所述第一掺杂区的掺杂浓度大于所述第一阱区；

步骤S2，在所述基底顶部形成沟槽，所述沟槽沿平行于所述基底表面的第二方向伸长且贯穿所述第二掺杂区，所述沟槽的深度大于所述第一掺杂区的深度；所述沟槽包括相连通的第一部分和第二部分，所述第一部分与所述第一掺杂区邻接，所述第二部分与所述第二掺杂区邻接；

步骤S3，在所述沟槽的第一部分内形成掺杂屏蔽层，所述掺杂屏蔽层为第一导电类型且掺杂浓度大于所述第一阱区的掺杂浓度，所述掺杂屏蔽层的形成区域覆盖所述第一部分的内表面；以及

步骤S4，在所述沟槽内形成栅电极和位于所述沟槽内表面与栅电极之间的栅介质层；所述栅介质层形成在所述掺杂屏蔽层上，覆盖所述沟槽的内表面。

应该理解的是，虽然图6的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图6中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

图7至图19为本发明一实施例提供的沟槽型MOSFET的制作方法的分步骤结构示意图，其中，图10、图11和图17是局部平面示意图，其余的附图为剖面示意图。以下结合图6、图7至图19对本实施例的沟槽型MOSFET的制作方法进行说明。

如图7至图10所示，执行步骤S1，提供基底100，基底100的顶部具有第一导电类型的第一阱区101，第一阱区101的基底顶部具有第一导电类型的第一掺杂区102和第二导电类型的第二掺杂区103，第一掺杂区102和第二掺杂区103相接，第一导电类型与第二导电类型相反，且第一掺杂区102从平行于基底100表面的第一方向(即X方向)隔断第二掺杂区103，第一掺杂区102的掺杂浓度大于第一阱区101。

示例性的，本实施例中，基底100可以为碳化硅基底，由于碳化硅具有高临界电场、高热导率以及高饱和漂移速率，以碳化硅基底制作沟槽型MOSFET可以提升器件的性能。在其它实施例中，基底100可以是硅基底、锗基底、硅锗基底、绝缘体上硅(Silicon OnInsulator，SOI)或绝缘体上锗(Germanium On Insulator，GOI)等。

本实施例中，第一导电类型可以是P型，第二导电类型可以是N型。在其它实施例中，第一导电类型可以是N型，第二导电类型可以是P型。

本实施例中，步骤S1提供基底100可以包括以下分步骤：如图7所示，在基底100上通过离子注入工艺形成第一阱区101，第一阱区101可以为P阱(P-well)；如图8所示，在基底100上形成第一掩模层201，对第一掩模层201进行图形化处理，以图形化后的第一掩模层201为掩模，通过离子注入工艺在第一阱区101的基底顶部形成P型的第一掺杂区102，再去除第一掩模层201；如图9所示，在基底100上形成第二掩模层202，对第二掩模层202进行图形化处理，以图形化处理后的第二掩模层202为掩模，在第一阱区101的基底顶部形成N型的第二掺杂区103，再去除第二掩模层202。

需要说明的是，本实施例中，在基底100的顶部依次形成第一阱区101、第一掺杂区102和第二掺杂区103，但不限于此。在其它实施例中，第二掺杂区103可以先于第一掺杂区102形成，第一阱区101可以是基底100原本就具有的，即不要通过离子注入工艺去形成第一阱区101。

示例性的，第一掩模层201和第二掩模层202可以是光刻胶层，也可以是硬掩模层，硬掩模层可以是氧化硅层和/或氮化硅层。第一掩模层201和第二掩模层202可以是光刻胶层时，通过曝光和显影工艺来对第一掩模层201和第二掩模层202进行图形化处理。第一掩模层201和第二掩模层202可以是硬掩模层时，可以通过光刻和刻蚀的工艺对第一掩模层201和第二掩模层202进行图形化处理。

本申请中，由于通过后续形成的掺杂屏蔽层来屏蔽器件工作时产生的高电场而不再通过P型的第一掺杂区102来屏蔽高电场，使得第一掺杂区102的深度可以小于第一阱区101，而不需要如图5所示的现有技术那样使得P型高掺杂区12的深度大于P阱11和沟槽14，从而可以通过低能的离子注入工艺来形成第一掺杂区102，避免了高能离子注入工艺和大厚度的硬掩模层的使用，有助于提供离子注入机台的产能以及降低器件的制作工艺难度。

示例性的，本实施例中，形成第一掺杂区102时注入的掺杂物质可以是Al，但不限于此。

本实施例中，第一掺杂区102和第二掺杂区103均可以为高浓度掺杂区。第二掺杂区103可以作为MOSFET的源电极区。

本实施例中，如图9所示，基底100的顶部可以形成有多个第二掺杂区103。

接着，如图11、图12和图13所示，执行步骤S2，在基底100顶部形成沟槽104，沟槽104沿平行于基底100表面的第二方向(即Y方向)伸长且贯穿第二掺杂区103，沟槽104的深度大于第一掺杂区102的深度；沟槽104包括相连通的第一部分104a和第二部分104b，所述第一部分104a与所述第一掺杂区102邻接，所述第二部分104b与所述第二掺杂区103邻接。其中，图12为沿图11的AB线所示方向的剖面示意图，图13为沿图11的CD线所示方向的剖面示意图，且图11中仅示出了器件的一个单元，而图12和图13示出了器件的两个单元。

示例性的，沟槽104的深度可以大于第一阱区101的深度。在基底100顶部形成沟槽104的方法可以包括：在基底100上形成图形化的掩模层，该图形化的掩模层定义出沟槽104的形成位置；以该图形化的掩模层为掩模刻蚀基底100，形成沟槽104，再去除该图形化的掩模层。其中，可以通过干法刻蚀工艺刻蚀基底100形成沟槽104，如此沟槽104的形状和尺寸精度较高。

本实施例中，沟槽104包括多个第一部分104a和多个第二部分104b，多个第一部分104a和多个第二部分104b可以在第二方向Y上周期性排布。

图20至图23为本申请不同实施例中基底顶部的沟槽示意图。如图20至图23所示，可以在基底100的顶部形成多个沟槽104。一些实施例中，如图20至图22所示，多个沟槽104可以沿第二方向Y伸长且相互平行；如图20和图21所示，相邻两个沟槽104中的第一部分104a的排布位置在第二方向Y上相同，或者，如图22所示，相邻两个沟槽104的第一部分104a的错位排布。一些实施例中，如图23所示，部分数量的沟槽104沿第一方向X伸长，部分数量的沟槽104沿第二方向Y伸长，沿第一方向X伸长的沟槽104和沿第二方向Y伸长的沟槽104交叉形成网格状，沟槽104的第一部分104a为沟槽104相交叠的部分。

参考图17所示，执行步骤S3，在沟槽104的第一部分104a内形成掺杂屏蔽层105，所述掺杂屏蔽层105为第一导电类型且掺杂浓度大于所述第一阱区101的掺杂浓度，所述掺杂屏蔽层105的形成区域覆盖所述第一部分104a的内表面。

本实施例中，可以采用离子注入工艺将掺杂物质注入到沟槽第一部分104a的内表面表层的基底中，形成掺杂屏蔽层105，如此工艺简单。在其它实施例中，可以采用其它方法来形成掺杂屏蔽层105，例如可以在沟槽的第一部分104a内表面上形成P型的半导体材料层来作为掺杂屏蔽层105。

图14至图15为沿图11的CD线所示方向的剖面示意图。图16为沿图17的CD线所示方向的剖面示意图。参考图14至图16、图17所示，本实施例在沟槽104的第一部分104a内形成掺杂屏蔽层105的步骤可以包括：如图15所示，在基底100的表面形成图形化的第三掩模层203a，所述图形化的第三掩模层203a覆盖第二掺杂区103、沟槽的第二部分104b以及至少部分第一掺杂区102，露出沟槽的第一部分104a；如图16所示，以图形化的第三掩模层203a为掩模，执行离子注入工艺，将掺杂物质注入到沟槽第一部分104a的内表面表层，形成掺杂屏蔽层105；再去除图形化的第三掩模层203a。

示例性的，图形化的第三掩模层203a可以为硬掩模层，可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。

形成图形化的第三掩模层203a的分步骤可以包括：如图14所示，在基底100上形成第三掩模层203，第三掩模层203覆盖基底100且覆盖沟槽104的全部内表面；在第三掩模层203上形成图形化的光刻胶层，以图形化的光刻胶层为掩模刻蚀第三掩模层203，形成图形化的第三掩模层203a。

参考图15和图16所示，图形化的第三掩模层203a可以露出第一掺杂区102靠近沟槽104的部分表面，从而在通过离子注入工艺形成掺杂屏蔽层105时，可以使得掺杂物质能够注入到沟槽104的开口位置侧边的基底中，确保掺杂屏蔽层105的形成区域能够覆盖沟槽第一部分104a的内表面，有助于确保掺杂屏蔽层105的屏蔽效果。

参考图16所示，本实施例中，掺杂屏蔽层105形成在沟槽第一部分104a的内表面的表层，离子注入的深度较浅，通过低能的离子注入工艺即可获得，不需要高能的离子注入工艺，有助于提高离子注入机台的产能，且利用较薄的硬掩模层即可保护其它区域，可以降低硬掩模层的图形化难度，即可以降低器件的制作难度。

示例性的，形成掺杂屏蔽层105的离子注入工艺采用的能量可以小于800keV；注入的掺杂物质可以为铝(Al)，但不限于此。示例性的，图形化的第三掩模层203a的厚度可以为1μm～2μm，但不限于此。

本实施例中，沟槽104包括多个第一部分104a和多个第二部分104b，多个第一部分104a和多个第二部分104b可以在第二方向Y上周期性排布，掺杂屏蔽层105可以在沟槽104的伸长方向(即Y方向)上周期性排布，如此掺杂屏蔽层105对高电场的屏蔽效果好。

本申请的一些实施例中，参考图20和图21所示，在多个沟槽104相互平行且沟槽第一部分104a在第二方向Y上的位置相同的情况下，第一方向X上的相邻两个第一部分104a上的掺杂屏蔽层105之间可以具有大于零的设定距离(如图20所示)或者可以相连接(如图21所示)。本申请的一些实施例中，参考图22所示，在相邻两个沟槽104的第一部分104a错位排布的情况下，相邻两个沟槽104第一部分104a上的掺杂屏蔽层105也可以错位排布。本申请的一些实施例中，参考图23所示，在沿第一方向X伸长的沟槽104和沿第二方向Y伸长的沟槽104交叉形成网格状的情况下，掺杂屏蔽层105设置在沟槽104的交叠区域。

图18为沿图17的CD线所示方向的剖面示意图，图19为沿图17的AB线所示方向的剖面示意图。参考图18和图19所示，执行步骤S4，在沟槽104内形成栅电极302和位于栅电极302与沟槽104内表面之间的栅介质层301，所述栅介质层301形成在所述掺杂屏蔽层105上且覆盖所述沟槽104的内表面。

具体的，形成栅电极302和栅介质层301的步骤可以包括：在沟槽104内形成第一氧化层，第一氧化层保形地覆盖沟槽104的内表面且覆盖掺杂屏蔽层105，第一氧化层在沟槽104内限定出栅电极形成空腔；在第一氧化层限定出的栅电极形成空腔内填充导电材料，对导电材料进行回刻蚀形成栅电极302；在栅电极302上形成覆盖栅电极302的第二氧化层，沟槽104内的第一氧化层和第二氧化层全面包裹栅电极302，栅电极302与沟槽104内表面之间的第一氧化层作为栅介质层301。

示例性的，第一氧化层和第二氧化层均可以为氧化硅层，栅介质层301可以为氧化硅层。栅电极302的材料可以为多晶硅。

参考图18和图19所示，在沟槽104内形成栅介质层301和栅电极302之后，可以在基底100上形成层间介质层303，所述层间介质层303覆盖基底100、栅介质层301和栅电极302；在层间介质层303中形成栅极通孔304和源极通孔305，所述栅极通孔304露出部分所述第一掺杂区102，所述源极通孔305露出相接的部分第一掺杂区102和部分第二掺杂区103；以及在层间介质层303上形成顶部导电层306，所述顶部导电层306至少覆盖所述栅极通孔304的内表面以及所述源极通孔305的内表面；可以在顶部导电层306上形成绝缘层307，绝缘层307可以覆盖顶部导电层306的边缘区域。

示例性的，层间介质层303的材料可以是氧化硅层。顶部导电层306的材料可以是铜或铝等金属。顶部导电层306与基底100之间还可以形成有金属硅化物，以减小导通电阻。

本实施例还提供一种沟槽型MOSFET，所述沟槽型MOSFET可以利用上述的沟槽型MOSFET的制作方法制成。

参考图17、图18和图19所示，所述沟槽型MOSFET包括基底100、沟槽104、掺杂屏蔽层105、栅电极302和栅介质层301。

基底100的顶部具有第一导电类型的第一阱区101，第一阱区101的基底顶部具有第一导电类型的第一掺杂区102和第二导电类型的第二掺杂区103，第一掺杂区102和第二掺杂区103相接，第一导电类型和第二导电类型相反，且第一掺杂区102从平行于基底表面的第一方向X隔断第二掺杂区103，第一掺杂区102的掺杂浓度大于第一阱区101。

沟槽104位于基底100的顶部，沿平行于基底表面的第二方向Y伸长且贯穿第二掺杂区103，沟槽104的深度大于第一掺杂区102的深度；沟槽104包括相连通的第一部分104a和第二部分104b，第一部分104a与第一掺杂区102邻接，第二部分104b与第二掺杂区103邻接。

掺杂屏蔽层105位于所述沟槽的第一部分104a内，且掺杂屏蔽层的形成区域覆盖沟槽第一部分104a的内表面，掺杂屏蔽层105为第一导电类型且掺杂浓度大于第一阱区101的掺杂浓度。示例性的，掺杂屏蔽层105可以为位于沟槽第一部分104a内表面表层的基底中，可以通过低能离子注入工艺形成。

栅电极302位于沟槽104内。

栅介质层301位于栅电极302与沟槽104的内表面之间，且覆盖掺杂屏蔽层105和沟槽104的内表面。

参考图18和图19所示，基底100上可以形成有层间介质层303，所述层间介质层303中形成有栅极通孔304和源极通孔305，所述栅极通孔304位置对应部分所述第一掺杂区102，所述源极通孔305位置对应相接的部分第一掺杂区102和部分第二掺杂区103。层间介质层303上可以形成有顶部导电层306，所述顶部导电层306至少覆盖所述栅极通孔304的内表面以及所述源极通孔305的内表面。

本实施例中，沟槽104包括多个第一部分104a和多个第二部分104b，多个第一部分104a和多个第二部分104b可以在第二方向Y上周期性排布，掺杂屏蔽层105可以在沟槽104的伸长方向(即Y方向)上周期性排布，如此掺杂屏蔽层105对高电场的屏蔽效果好。

图20至图23为本申请不同实施例中基底顶部的沟槽示意图。如图20至图23所示，可以在基底100的顶部形成多个沟槽104。一些实施例中，如图20至图22所示，多个沟槽104可以沿第二方向Y伸长且相互平行；如图20和图21所示，相邻两个沟槽104中的第一部分104a的排布位置在第二方向Y上相同，第一方向X上的相邻两个第一部分104a上的掺杂屏蔽层105之间可以具有大于零的设定距离(如图20所示)或者可以相连接(如图21所示)。一些实施例中，如图22所示，相邻两个沟槽104的第一部分104a的错位排布，相邻两个沟槽104第一部分104a上的掺杂屏蔽层105也可以错位排布。一些实施例中，如图23所示，部分数量的沟槽104沿第一方向X伸长，部分数量的沟槽104沿第二方向Y伸长，沿第一方向X伸长的沟槽104和沿第二方向Y伸长的沟槽104交叉形成网格状，沟槽104的第一部分104a为沟槽104相交叠的部分，掺杂屏蔽层105设置在沟槽104的交叠区域。

本申请提供的沟槽型MOSFET及其制作方法中，沟槽104包括相连通的第一部分104a和第二部分104b，第一部分104a与基底顶部的第一掺杂区102邻接，第二部分104b与基底顶部的第二掺杂区103邻接，在沟槽第一部分104的内表面形成掺杂屏蔽层105，掺杂屏蔽层105的形成区域覆盖第一部分104a的内表面，掺杂屏蔽层105为第一导电类型且掺杂浓度大于基底上的第一阱区101的掺杂浓度，掺杂屏蔽层105可以将器件工作时(例如器件反向截止时)产生的高电场屏蔽在沟槽104下方以避免栅介质层301直接击穿，由于掺杂屏蔽层105形成在沟槽第一部分104a的内表面上，从而形成掺杂屏蔽层105时不需要将掺杂物质注入到基底100内的较深位置，避免了通过高能的离子注入工艺来形成用于屏蔽高电场的大深度的P型高掺杂区，进而可以提高离子注入机台的产能，且不需要较厚的硬掩模层作为注入阻挡层，降低了对光刻与刻蚀工艺要求，降低了器件的工艺难度，还有利于器件的间距尺寸的缩小。

需要说明的是，本说明书采用递进的方式描述，在后描述的沟槽型MOSFET重点说明的都是与在前描述的沟槽型MOSFET的制作方法的不同之处，各个部分之间相同和相似的地方互相参见即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。