半导体结构的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构的形成方法。

背景技术

随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。

为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)、全包围栅极(Gate-all-around，GAA)晶体管等。其中，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。

随着器件尺寸的进一步缩小，如何提高所形成的全包围栅极晶体管，已成为亟待解决的问题。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，以提高所形成的半导体结构的性能。

为解决上述问题，本发明提供了一种半导体结构的形成方法，包括：

提供基底，所述基底具有相邻的第一器件区和第二器件区，所述第一器件区和所述第二器件区的基底上形成有一个或多个堆叠的沟道叠层、横跨所述沟道叠层的栅极结构以及位于所述栅极结构之间的介电层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；

去除所述栅极结构，在所述介电层中形成栅极沟槽；

去除所述栅极沟槽露出的所述牺牲层，形成位于所述第一器件区的第一通槽和悬空的第一沟道层以及位于所述第二器件区的第二通槽和悬空的第二沟道层；

在所述栅极沟槽的底部和侧壁形成栅介质层，所述栅介质层还包围所述第一沟道层和所述第二沟槽层；

形成保形覆盖所述栅介质层的功函数层；

形成保形覆盖所述功函数层的保护层；

在所述介电层上形成遮挡层，所述遮挡层还填充所述栅极沟槽、所述第一通槽和所述第二通槽；

去除所述第一器件区的遮挡层；

以剩余的遮挡层为掩膜，依次刻蚀去除所述第一器件区的保护层和功函数层，暴露出所述第一器件区的栅介质层。

可选地，所述栅介质层为高k栅介质层，所述保护层的材料为氧化铝。

可选地，所述保护层的厚度为3nm～5nm。

可选地，形成所述保护层的工艺为原子层沉积工艺。

可选地，去除所述第一器件区的遮挡层的步骤包括：在所述遮挡层上形成图案化的硬掩模层；以所述图案化的硬掩模层为掩膜，刻蚀去除所述第一器件区的所述遮挡层。

可选地，所述硬掩模层的材料为氧化铝。

可选地，所述硬掩模层的厚度为30nm～50nm。

可选地，刻蚀去除所述第一器件区的所述遮挡层的工艺为干法刻蚀工艺。

可选地，暴露出所述第一器件区的栅介质层之后，还包括：

去除剩余的所述遮挡层；

去除遮挡层之后，去除所述第二器件区的所述保护层。

可选地，去除剩余的所述遮挡层的工艺为灰化工艺。

可选地，所述第一器件区用于形成第一类型晶体管，所述第二器件区用于形成第二类型晶体管，所述第一类型晶体管和所述第二类型晶体管的掺杂类型不同。

可选地，所述第一类型晶体管为NMOS晶体管，所述第二类型晶体管为PMOS晶体管。

可选地，去除所述栅极结构之前，所述方法还包括：

刻蚀所述第一器件区的栅极结构两侧的沟道叠层，在所述第一器件区的栅极结构两侧的沟道叠层内形成第一凹槽；

刻蚀所述第二器件区的栅极结构两侧的沟道叠层，在所述第二器件区的栅极结构两侧的沟道叠层内形成露出第二凹槽；

在所述第一凹槽内形成第一源漏掺杂层；

在所述第二凹槽内形成第二源漏掺杂层。

可选地，形成所述第一凹槽和所述第二凹槽的步骤包括：

在所述第一器件区的栅极结构的两侧的沟道叠层上形成第一侧墙层，在所述第二器件区的栅极结构的两侧的沟道叠层上形成第二侧墙层；以所述栅极结构、所述第一侧墙层和所述第二侧墙层为掩膜，刻蚀所述栅极结构两侧的沟道层，形成所述第一凹槽和所述第二凹槽。

可选地，形成所述第一凹槽和所述第二凹槽的工艺包括各向异性的干法刻蚀工艺。

可选地，所述第一侧墙层和所述第二侧墙层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中一种或多种。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例提供的一种半导体结构的形成方法包括：提供基底，所述基底具有相邻的第一器件区和第二器件区，所述第一器件区和所述第二器件区的基底上形成有一个或多个堆叠的沟道叠层、横跨所述沟道叠层的栅极结构以及位于所述栅极结构之间的介电层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；去除所述栅极结构，在所述介电层中形成栅极沟槽；去除所述栅极沟槽露出的所述牺牲层，形成位于所述第一器件区的第一通槽和悬空的第一沟道层以及位于所述第二器件区的第二通槽和悬空的第二沟道层；在所述栅极沟槽的底部和侧壁形成栅介质层，所述栅介质层还包围所述第一沟道层和所述第二沟槽层；形成保形覆盖所述栅介质层的功函数层；形成保形覆盖所述功函数层的保护层；在所述介电层上形成遮挡层，所述遮挡层还填充所述栅极沟槽、所述第一通槽和所述第二通槽；去除所述第一器件区的遮挡层；以剩余的遮挡层为掩膜，依次刻蚀去除所述第一器件区的保护层和功函数层，暴露出所述第一器件区的栅介质层。

可以看出，在所述栅极沟槽、所述第一通槽和所述第二通槽内依次形成栅介质层和位于所述栅介质层上的功函数层之后，形成保形覆盖所述功函数层的保护层，在后续去除所述第一器件区的遮挡层过程中可以有效防止所述栅介质层的顶部受到损伤，故可以提高所形成的栅介质层的性能，相应可以提高所形成的半导体结构的性能。

附图说明

图1至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，现有方法所形成的全包围栅极晶体管存在着性能较低的问题。

为解决上述问题，本发明实施例提供了一种半导体结构的形成方法包括：提供基底，所述基底具有相邻的第一器件区和第二器件区，所述第一器件区和所述第二器件区的基底上形成有一个或多个堆叠的沟道叠层、横跨所述沟道叠层的栅极结构以及位于所述栅极结构之间的介电层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；去除所述栅极结构，在所述介电层中形成栅极沟槽；去除所述栅极沟槽露出的所述牺牲层，形成位于所述第一器件区的第一通槽和悬空的第一沟道层以及位于所述第二器件区的第二通槽和悬空的第二沟道层；在所述栅极沟槽的底部和侧壁形成栅介质层，所述栅介质层还包围所述第一沟道层和所述第二沟槽层；形成保形覆盖所述栅介质层的功函数层；形成保形覆盖所述功函数层的保护层；在所述介电层上形成遮挡层，所述遮挡层还填充所述栅极沟槽、所述第一通槽和所述第二通槽；去除所述第一器件区的遮挡层；以剩余的遮挡层为掩膜，依次刻蚀去除所述第一器件区的保护层和功函数层，暴露出所述第一器件区的栅介质层。

可以看出，在所述栅极沟槽、所述第一通槽和所述第二通槽内依次形成栅介质层和位于所述栅介质层上的功函数层之后，形成保形覆盖所述功函数层的保护层，在后续去除所述第一器件区的遮挡层过程中可以有效防止所述栅介质层的顶部受到损伤，故可以提高所形成的栅介质层的性能，相应可以提高所形成的半导体结构的性能。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参见图1，提供基底(未标示)，基底具有相邻的第一器件区I和第二器件区II，基底包括衬底10和第一器件区I的衬底10上凸出的第一鳍部11和位于第二器件区II的衬底10上凸出的第二鳍部12。

基底为形成具有全包围栅极(Gate-all-around，GAA)结构的晶体管提供工艺平台。

本实施例中，基底为立体结构。具体地，基底包括衬底10和凸出于衬底10的第一鳍部11和第二鳍部12。

本实施例中，衬底10为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。此外，衬底的材料还可以是适宜于工艺需要或易于集成的材料。

第一器件区I用于形成第一类型晶体管，第二器件区II用于形成第二类型晶体管，第一类型晶体管和第二类型晶体管的掺杂类型不同。其中，第一类型和第二类型指的是晶体管的掺杂类型，也就是指晶体管中源漏掺杂层的掺杂类型。

本实施例中，第一器件区I用于形成NMOS晶体管，第二器件区II用于形成PMOS晶体管。在其他实施例中，第一器件区还能够用于形成PMOS晶体管，第二器件区还能够用于形成NMOS晶体管。

本实施例中，第一鳍部11与第二鳍部12的材料与衬底10的材料相同。具体地，第一鳍部11和第二鳍部12的材料为硅。

相应地，形成衬底10、第一鳍部11和第二鳍部12的步骤包括：提供初始衬底；在初始基底上形成鳍部掩膜；以鳍部掩膜为掩膜，刻蚀部分厚度的初始衬底，形成衬底10和位于衬底10上的第一鳍部11和第二鳍部12。

参见图2，在衬底10上形成覆盖第一鳍部11和第二鳍部12一个或多个堆叠的沟道叠层20，沟道叠层20包括牺牲层21和位于牺牲层21上的沟道层22。

沟道叠层20为后续形成位于第一器件区I和第二器件区II上悬空的沟道层提供基础。

具体地，牺牲层21用于支撑沟道层22，从而为后续实现第一器件区I和第二器件区II悬空的沟道层22提供工艺基础，并为后续第一器件栅极和第二器件栅极的形成占据部分空间位置。

为了在后续去除牺牲层21的过程中，能够有效降低牺牲层21的去除工艺对沟道层22的影响，牺牲层21应选取相对于沟道层22具有较高刻蚀选择速率的材料。本实施例中，牺牲层21的材料为硅锗，沟道层22的材料为硅。

本实施例中，沟道叠层20形成于衬底10上，并覆盖第一鳍部11和第二鳍部12，以为后续形成位于第一鳍部11和第二鳍部12上悬空的沟道层提供基础。

形成沟道叠层20的步骤包括：在衬底10上形成一个或多个堆叠的沟道材料叠层(图未示)，沟道材料叠层还覆盖第一鳍部11和第二鳍部12，沟道材料层叠层包括牺牲材料层(图未示)和位于牺牲材料层上的沟道材料层(图未示)；图形化沟道材料叠层，形成位于第一鳍部11和第二鳍部12上的一个或多个堆叠的沟道叠层20。

本实施例中，沟道叠层20的数量为3个，沟道材料叠层的数量相应也为3个。在其他实施例中，沟道叠层的数量还能够更多或更少。

本实施例中，沟道材料叠层通过外延生长工艺形成于衬底10以及第一鳍部11和第二鳍部12上。外延生长工艺可以形成质量较好的牺牲材料层和沟道材料层，使得牺牲层21和沟道层22的形成质量相应也较好，所形成全包围栅极结构晶体管的沟道位于高质量的材料中，从而有利于改善器件性能。

参见图4，本实施例中，形成沟道叠层20之后，还包括：在衬底10上形成横跨第一鳍部11、第二鳍部12和沟道叠层20的栅极结构30。

栅极结构30为后续形成第一器件栅极和第二器件栅极占据空间位置。

本实施例中，栅极结构30覆盖第一器件区I的第一鳍部11的部分侧壁、第二器件区II的第二鳍部12的部分侧壁、以及沟道叠层20的部分顶部和部分侧壁。

本实施例中，栅极结构30为单层结构。具体地，栅极结构30包括伪栅层，伪栅层覆盖第一器件区I的第一鳍部11的部分侧壁、第二器件区II的第二鳍部12的部分侧壁、以及沟道叠层20的部分顶部和部分侧壁。

具体地，形成栅极结构30的步骤包括：形成横跨沟道叠层20的伪栅材料层(图未示)；在伪栅材料层表面形成栅极掩膜层(未示出)；以栅极掩膜层为掩膜刻蚀伪栅材料层，直至暴露出沟道叠层20，形成栅极结构30。

本实施例中，伪栅层的材料为多晶硅。其他实施例中，伪栅层的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳等其他材料中一种或多种。

本实施例中，形成伪栅材料层的工艺为化学气相沉积工艺。在其他实施例中，形成伪栅材料层的工艺还能够为物理气相沉积工艺、原子层沉积工艺或高温炉管工艺等。

本实施例中，栅极掩膜层的材料为氮化硅。

本实施例中，形成栅极掩膜层的工艺为化学气相沉积工艺。在其他实施例中，形成栅极掩膜层的工艺还能够为物理气相沉积工艺和原子层沉积工艺等至少一种。

在其他实施例中，栅极结构还可以为叠层结构。具体地，栅极结构相应包括伪栅氧化层以及位于伪栅氧化层上的伪栅层。在该实施例中，伪栅氧化层还保形覆盖伪栅层露出的沟道叠层表面。伪栅氧化层的材料为氧化硅或氮氧化硅。

本实施例中，在形成栅极结构之后，去除栅极掩膜层。在其他实施例中，形成栅极结构之后，还能够保留栅极掩膜层，以在后续工艺中对栅极结构的顶部起到保护作用。

参见图5，本实施例中，形成栅极结构30之后，还包括：在第一器件区I的栅极结构30两侧的沟道叠层20上形成第一侧墙层41，并在第二器件区II的栅极结构30两侧的沟道叠层20上形成第二侧墙层42；以栅极结构30、第一侧墙层41和第二侧墙层42为掩膜，刻蚀栅极结构30两侧的沟道层，形成位于第一器件区I的栅极结构30两侧的沟道叠层20内的第一凹槽51和位于第二器件区II的栅极结构30两侧的沟道叠层20内的第二凹槽52。

第一侧墙层41和第二侧墙层42用于作为后续刻蚀工艺的刻蚀掩膜，用于定义后续第一源漏掺杂层和第二源漏掺杂层的形成区域，且第一侧墙层41和第二侧墙层42还用于在后续工艺中对栅极结构30的侧壁起到保护作用。

第一侧墙层41和第二侧墙层42的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，第一侧墙层41和第二侧墙层42的材料为氮化硅。

在其他实施例中，第一侧墙层和第二侧墙层还能够分别为叠层结构。

第一凹槽51用于为后续形成第一源漏掺杂层提供空间位置，第二凹槽52用于为后续形成第二源漏掺杂层提供空间位置。

本实施例中，刻蚀栅极结构30两侧的沟道叠层20的工艺为干法刻蚀工艺。干法刻蚀工艺易于实现各向异性的刻蚀且具有较好的剖面控制性，从而有利于提高所形成的第一凹槽51和第二凹槽52的形貌质量，还有利于提高刻蚀效率。

形成第一凹槽51和第二凹槽52之后，沿垂直于栅极结构30侧壁的方向，沟道层22的侧壁和侧墙50的侧壁相齐平。

参见图6，本实施例中，在形成第一凹槽51和第二凹槽52之后，还包括：沿预设方向刻蚀第一凹槽51和第二凹槽52侧壁露出的部分厚度的牺牲层21，分别形成第一沟槽和第二沟槽，第一沟槽由第一鳍部11上相邻沟道层22与剩余的牺牲层21围成，或者，第一沟槽由第一鳍部11、与第一鳍部11相邻的沟道层22以及剩余的牺牲层21围成，第二沟槽由第二鳍部12上相邻沟道层22与剩余的牺牲层21围成，或者，第二沟槽由第二鳍部12、与第二鳍部12相邻的沟道层22以及剩余的牺牲层21围成；在第一沟槽内形成第一内壁层71，并在第二沟槽内形成第二内壁层72；预设方向为平行于衬底100且与栅极结构的延伸方向相垂直的方向。

本实施例中，采用湿法刻蚀工艺，刻蚀第一凹槽51和第二凹槽52侧壁露出的部分厚度牺牲层21。湿法刻蚀工艺为各向同性的刻蚀工艺，从而能够沿垂直于栅极结构30侧壁的方向，刻蚀去除牺牲层21，且湿法刻蚀工艺易于实现较大的刻蚀选择比，有利于降低刻蚀牺牲层21的难度、以及减小对其他膜层结构的损耗。

本实施例中，牺牲层21的材料为硅锗，沟道层11的材料为硅，通过氯化氢(HCl)蒸汽对露出的牺牲层21进行湿法刻蚀。氯化氢蒸汽对硅锗材料的刻蚀速率远大于对硅材料的刻蚀速率，因而采用氯化氢蒸汽刻蚀第一凹槽51和第二凹槽52露出的牺牲层21，能有效降低沟道层22受到损耗的几率。

第一内壁层71作为内侧墙(inner spacer)，用于覆盖后续形成于第一器件区I的剩余牺牲层11位置处第一器件栅极的侧壁，能够对第一源漏掺杂层与第一器件栅极之间起到隔离的作用，且可以增大后续第一器件栅极与第一源漏掺杂层之间的距离，进而减小第一器件栅极与第一源漏掺杂层之间的寄生电容，提升了所形成的半导体结构的性能。

第二内壁层72用于覆盖后续形成于剩余牺牲层21位置处第二器件栅极的侧壁，能够对第二源漏掺杂层与第二器件栅极之间起到隔离的作用，且能够增大后续形成的第二器件栅极分别与第二源漏掺杂层之间的距离，进而减小第二器件栅极和第二源漏掺杂层之间的寄生电容，提升了所形成的半导体结构的性能。

第一内壁层71和第二内壁层72的材料为介质材料。具体地，第一内壁层71和第二内壁层72的材料包括氮化硅、氧化硅、氮氧化硅、低k介质材料或超低k介质材料。本实施例中，第一内壁层71和第二内壁层72的材料为氧化硅。氧化硅为半导体工艺中常用的介电材料，有利于提高工艺兼容性、以及降低工艺成本。

本实施例中，第一内壁层71和第二内壁层72在同一工艺步骤中形成。

具体地，形成第一内壁层71和第二内壁层72的步骤包括：形成保形覆盖栅极结构30顶部和侧壁、第一凹槽51的底部和侧壁、以及第二凹槽52的底部和侧壁的内壁膜(图未示)；去除栅极结构30顶部和侧壁、第一凹槽51的底部和侧壁露出的沟道层22、第二凹槽52的底部和侧壁露出的沟道层22上的内壁膜，保留位于第一凹槽51侧壁露出的牺牲层21上的内壁膜为第一内壁层71，并保留位于第二凹槽52侧壁露出的牺牲层21上的内壁膜为第二内壁层72。

本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成内壁膜。原子层沉积工艺具有良好的阶梯覆盖能力，有利于提高内壁膜在栅极结构30顶部和侧壁、第一凹槽51的底部和侧壁、第二凹槽52沟槽的底部和侧壁的保形覆盖能力，且采用原子层沉积工艺还有利于对所形成的内壁膜的厚度进行精准控制。

其他实施例中，还可以采用其他填充性能较好的沉积工艺形成内壁膜，如低压化学气相沉积工艺(Low Pressure Chemical Vapor Deposition，LPCVD)等，在此不做限制。

本实施例中，依次采用各向异性刻蚀工艺和各向同性刻蚀工艺刻蚀内壁膜，从而能够将位于栅极结构30顶部和侧壁、第一凹槽51的底部和侧壁露出的沟道层22、第二凹槽52的底部和侧壁露出的沟道层22上的内壁膜去除。其中，位于第一沟槽内的内壁膜在相邻沟道层22、或第一鳍部11和与相邻的沟道层22的遮挡下而难以被去除，位于第二沟槽内的内壁膜在相邻沟道层22、或第二鳍部11和与相邻的沟道层22的遮挡下而难以被去除，从而位于第一凹槽51的侧壁和第二凹槽52的侧壁露出的牺牲层21侧壁的内壁膜能够被保留，分别形成第一内壁层71和第二内壁层72。

请继续参见图6，本实施例中，形成第一内壁层71和第二内壁层72之后，还包括：在第一凹槽51内形成第一源漏掺杂层61，并在第二凹槽52内形成第二源漏掺杂层62。

第一源漏掺杂层61和第二源漏掺杂层62用于分别在器件工作时提供载流子源。

本实施例中，形成第一源漏掺杂层61和第二源漏掺杂层62的步骤包括：采用外延生长工艺分别在第一凹槽51和第二凹槽52内形成第一应力层和第二应力层，并在形成第一应力层和第二应力层的过程中分别进行第一原位自掺杂和第二原位自掺杂，形成第一源漏掺杂层61和第二源漏掺杂层62。

第一源漏掺杂层61包括第一应力层，从而在器件工作时为沟道提供拉伸应力，有利于提高第二类型晶体管的载流子的迁移率。

第二源漏掺杂层62的材料包括第二应力层，从而在器件工作时为沟道提供压缩应力，有利于提高第二类型晶体管的载流子的迁移率。

本实施例中，第一应力层的材料为硅或硅锗，第一应力层内的掺杂离子为N型离子；第二应力层的材料为硅或碳化硅，第二应力层内的掺杂离子为P型离子。

本实施例中，第一源漏掺杂层61和第二源漏掺杂层62的顶部表面与沟道叠层20顶部表面相齐平。其他实施例中，第一源漏掺杂层和第二源漏掺杂层的顶部表面还能够高于沟道叠层的顶部表面，相应地，第一源漏掺杂层和第二源漏掺杂层还覆盖侧墙层的部分侧壁。

参见图7，在栅极结构30侧部的衬底10上形成覆盖第一源漏掺杂层61和第二源漏掺杂层62的介电层80，介电层80的顶部表面与栅极结构30的顶部表面相齐平；去除栅极结构30，在介电层80中形成露出沟道叠层20的栅极沟槽31。

介电层80用于实现相邻半导体结构之间的电隔离。本实施例中，介电层80的材料为氧化硅。在其他实施例中，介电层的材料还可以为氮化硅或氮氧化硅等其他介质材料。

具体地，形成介电层80的步骤包括：在衬底10上形成覆盖沟道叠层20、栅极结构30、第一源漏掺杂层61和第二源漏掺杂层62的介质材料层(图未示)；平坦化介质材料层，直至暴露出栅极结构30的顶部表面，形成介电层80。

本实施例中，采用干法刻蚀工艺去除栅极结构30。

栅极沟槽31用于为后续形成第一器件栅极和第二器件栅极提供空间位置，并为去除第一器件区I和第二器件区II的牺牲层21提供基础。

参见图8，去除栅极沟槽31露出的牺牲层21，形成位于第一器件区I的第一通槽32和悬空的第一沟道层321以及位于第二器件区II的第二通槽33和悬空的第二沟道层322。

第一沟道层321用于提供第一类型晶体管工作时的导电沟道，第二沟道层322用于提供第二类型晶体管工作时的导电沟道。

本实施例中，采用湿法刻蚀工艺去除栅极沟槽31露出的牺牲层21。

去除栅极沟槽31露出的牺牲层21之后，栅极沟槽31露出的第一器件区I和第二器件区II的沟道层22分别形成悬空的第一沟道层321和悬空的第二沟道层322。

本实施例中，牺牲层21的材料为硅锗，沟道层22的材料为硅，故而通过氯化氢蒸汽去除栅极沟槽31露出的牺牲层21。

第一源漏掺杂层61和第二源漏掺杂层62形成于第一器件区I和第二器件区II的牺牲层21去除之前，故而去除栅极沟槽31露出的牺牲层21之后，沿沟道层11的延伸方向，第一沟道层321两端与第一源漏掺杂层61相连，第二沟道层322两端与第二源漏掺杂层62相连，使得第一沟道层22和第二沟道层322在栅极沟槽31内处于悬空状态，从而为后续形成全包围结构的第一器件栅极和第二器件栅极提供基础。

相应地，去除第一器件区I和第二器件区II的牺牲层21之后，形成位于第一器件区I的第一通槽32和位于第二器件区II的第二通槽33。

具体地，第一通槽32由第一鳍部11、位于第一鳍部11上的沟道层22以及第一源漏掺杂层61围成，或者，第一通槽32由相邻沟道层22与第一源漏掺杂层61围成，且第一通槽32与栅极沟槽31相连通。

第二通槽33由第二鳍部12、位于第二鳍部12上的沟道层22、以及第二源漏掺杂层62围成，或者，第二通槽33由相邻沟道层22与第二源漏掺杂层62围成，且第二通槽33与栅极沟槽31相连通。

参见图9，在栅极沟槽31的底部和侧壁形成栅介质层91，栅介质层91还包围第一沟道层321和第二沟道层322。

栅介质层91用于实现后续形成的栅电极层和沟道之间的电隔离。

本实施例中，栅介质层91为高k栅介质层，也即栅介质层91的材料为高k栅介质材料。其中，高k栅介质材料为介电常数大于3.9的介质材料。具体地，高k栅介质材料包含二氧化铪(HfO

栅介质层91可以为单层结构或叠层结构。本实施例中，栅介质层91为单层结构。具体地，栅介质层91的材料为二氧化铪。

本实施例中，栅介质层91位于第一沟道层321和第二沟道层322的上表面、下表面和侧面上，且栅介质层91还覆盖第一鳍部11和第二鳍部12的部分顶部和部分侧壁。

形成栅介质层91的步骤包括：在栅极沟槽31的底部和侧壁形成初始栅介质层，初始栅介质层还包围第一沟道层321和第二沟道层322且还形成于介电层80上；平坦化初始栅介质层，去除介电层80上的初始栅介质层，形成栅介质层91。

形成初始栅介质层的工艺包括沉积工艺。具体地，沉积工艺包括化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(physical vapordeposition，PVD)工艺或原子层沉积(atomic layer deposition，ALD)工艺。

本实施例中，采用原子层沉积工艺形成初始栅介质层。原子层沉积工艺的工艺温度较低，有利于减小对器件性能的影响。而且，原子层沉积工艺具有良好的阶梯覆盖能力，有利于提高所形成初始栅介质层的厚度均一性，且有利于提高初始栅介质层的保形覆盖能力。

参见图10，形成保形覆盖栅介质层91的第一初始功函数层92。

第一初始功函数层92用于形成位于第二器件区II的第二功函数层的一部分。

第一初始功函数层92的材料包括氮化钛、氮化钽、氮化硅钽、氮化硅钛和碳化钽、铝化钛、碳化钽、铝和碳化钛中的一种或多种。本实施例中，第一初始功函数层92的材料为氮化钛。

本实施例中，采用原子层沉积工艺形成第一初始功函数层92。原子层沉积工艺具有良好的阶梯覆盖能力，有利于提高第一初始功函数层92在栅介质层91上的保形覆盖能力，且采用原子层沉积工艺还有利于对所形成的第一初始功函数层92的厚度进行精准控制。

参见图11，形成保形覆盖第一初始功函数层92的保护层93。

保护层93用于在后续去除形成于保护层93上的遮挡层的过程中对栅介质层91和第一初始功函数层92起到保护作用。

具体地，保护层93的存在，可以避免后续去除遮挡层的工艺对栅介质层91和第一初始功函数层92造成损伤，故可以提高所形成的栅介质层91和第一初始功函数层92的质量，进而提高所形成的半导体结构的形成质量。

本实施例中，保护层93的材料为氧化铝(Al

后续还包括去除保护层93的步骤，采用氧化铝作为保护层93，可以在后续采用碱性刻蚀溶液去除保护层93，缩短去除保护层93的时间，去除保护层93的工艺对其他膜层的损伤较小，相应可以提高所形成的半导体结构的质量。

保护层93的厚度不宜过大也不宜过小。当保护层93的厚度过小时，将无法在后续去除遮挡层的过程中对栅介质层91和第一初始功函数层92的顶部起到良好的保护作用；当保护层93的厚度过大时，则相应增加去除保护层93的时间和难度，且不利于节约成本。为此，本实施例中，保护层93的厚度为3nm～5nm。

参见图12，在介电层80上形成遮挡层94，遮挡层94还填充栅极沟槽31、第一通槽32和第二通槽33。

遮挡层94用于定义形成于第一器件区I的第一功函数层和形成于第二器件区II的第二功函数层的图形、位置及厚度。

具体地，后续先去除第一器件区I的遮挡层94，并以剩余的遮挡层94为掩膜去除第一器件区I的保护层93和第一初始功函数层92，之后，去除第二器件区II上的遮挡层94和保护层93，使得第二器件区II上的第一初始功函数层92作为第二功函数层的一部分。随后，再在第二器件区II上的第一初始功函数层92上形成第二初始功函数层，所述第二功初始函数层还位于第一器件区I的栅介质层91上，使得第一器件区I的栅介质层91上的第二功初始函数层形成第一功函数层，并使得第二器件区II上的第一初始功函数层92和第二初始功函数层共同形成第二功函数层。

本实施例中，遮挡层94的材料为底部抗反射(Bottom Anti-ReflectiveCoatings，BARC)材料。在其他实施例中，遮挡层的材料还能够为旋涂炭(Spin on Carbon，SOC)材料、光刻胶、介电抗反射涂层(Dielectric Anti-Reflective Coating，DARC)材料、有机介电(Organic Dielectric Layer，ODL)材料中的一种或多种。

形成遮挡层94的步骤包括：形成覆盖第一器件区I、第二器件区II和介电层80的遮挡材料层(图中未示出)；平坦化遮挡材料层，使得遮挡材料层的顶部表面相齐平，形成遮挡层94。

本实施例中，采用旋涂工艺形成遮挡材料层。

本实施例中，平坦化遮挡材料层的工艺为化学机械研磨工艺。在其他实施例中，平坦化遮挡材料层的工艺还能够为回刻蚀工艺等。

参见图13和14，去除第一器件区I的遮挡层94。

去除第一器件区I的遮挡层94，以暴露出第一器件区I的保护层93，从而为后续去除第一器件区I的保护层93和第一初始功函数层92提供基础。

去除第一器件区I的遮挡层94的步骤包括：在遮挡层94上形成图案化的硬掩模层95；以图案化的硬掩模层95为掩膜，刻蚀去除第一器件区I的遮挡层94。

本实施例中，形成图案化的硬掩模层95的工艺包括沉积、光刻和刻蚀工艺。

本实施例中，以图案化的硬掩模层95为掩膜，刻蚀去除第一器件区I的遮挡层94的工艺为干法刻蚀工艺。

本实施例中，刻蚀去除第一器件区I的遮挡层94之后，去除剩余的硬掩模层95。因此，硬掩模层95选用易于去除的材料。本实施例中，硬掩模层95的材料为氧化铝。

氧化铝为易于去除的材料，可以在后续去除硬掩模层95的过程中，减少去除硬掩模层95所需的时间，从而避免较长时间的刻蚀工艺对其他膜层造成损伤。而且，硬掩模层95和保护层93采用相同的材料制成，可以在同一工艺中去除，从而可以节约工艺成本，提高工作效率。

本实施例中，去除第一器件区I的遮挡层94的过程中，保护层93可以对其下方的栅介质层91起到保护作用，使得栅介质层91在刻蚀第一器件区I的遮挡层94的过程中免受损伤，进而可以提高栅介质层91的形貌质量，提升所形成的半导体结构的性能。

参见图15，以剩余的遮挡层94为掩膜，依次去除第一器件区I的保护层93和第一初始功函数层92。

依次去除第一器件区I的保护层93和第一初始功函数层92，从而暴露出第一器件区I的栅介质层91，以为后续形成位于第一器件区I的栅介质层91上的第一功函数层提供基础。

本实施例中，去除第一器件区I的保护层93的工艺为湿法刻蚀工艺。

具体地，保护层93的材料为氧化铝，相应所采用的刻蚀溶液为氨水(NH

如前所述，第一器件区I的保护层93和硬掩模层95的材料均为氧化铝，两者在同一湿法刻蚀工艺中去除，从而可以简化工艺操作，节约工艺成本。

本实施例中，去除第一器件区I的保护层93之后，采用湿法刻蚀工艺去除位于第一器件区I的第一初始功函数层92。

本实施例中，第一初始功函数层92的材料为氮化钛，去除位于第一器件区I的第一初始功函数层92所采用的刻蚀溶液相应为双氧水(H

参见图16，本实施例中，去除第一器件区I的保护层93和第一初始功函数层92之后，半导体结构形成方法还包括：去除剩余的遮挡层94。

去除剩余的遮挡层94，暴露出第二器件区II的保护层93。

本实施例中，遮挡层94为底部抗反射层，相应地，去除剩余的遮挡层94的工艺为灰化工艺。在其他实施例中，遮挡层还能够为其他的适宜的材料制成，相应还能够采用其他适宜的去除工艺去除剩余的遮挡层。

第二器件区II剩余的第一初始功函数层92位于保护层93的下方，使得在去除剩余的遮挡层94的过程中，保护层93可以对其下方的第一初始功函数层92的顶部起到保护作用，从而可以避免剩余的遮挡层94的去除工艺对第二器件区II的第一初始功函数层92进行保护，后续第二器件区II上的第一初始功函数层92作为第二功函数层的一部分，相应有助于提高所形成的第二功函数层的性能。

参见图17，本实施例中，去除剩余的遮挡层94之后，半导体结构形成方法还包括：去除第二器件区II的保护层93。

去除第二器件区II的保护层93，暴露出第二器件区II的第一初始功函数层92，暴露出的第二器件区II的第一初始功函数层92作为形成于第二器件区II的第二功函数层的一部分。

后续去除第二器件区的保护层93之后，在第二器件区II的第一初始功函数层92上形成第二初始功函数层，第二器件区II的第一初始功函数层92和第二初始功函数层共同作为第二功函数层。

本实施例中，采用氨水去除第二器件区II的保护层93。

参见图18，本实施例中，去除第二器件区II的保护层93之后，半导体结构形成方法还包括：形成覆盖高k栅介质层91和第一器件区I的第一初始功函数层92的第二初始功函数层96。

形成第二初始功函数层96之后，位于第一器件区I的第二初始功函数层96用于作为第一功函数层，第一功函数层用于在NMOS晶体管工作时调节NMOS晶体管的阈值电压。同时，位于第二器件区II的第二初始功函数层96和第一初始功函数层92用于作为第二功函数层，第二功函数层用于在PMOS晶体管工作时调节PMOS晶体管的阈值电压。

第二初始功函数层96的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛、碳化钽、铝、铝化钛的一种或多种。本实施例中，第三初始功函数层95的材料为氮化钛。

本实施例中，形成第二初始功函数层96的工艺为原子层沉积工艺。

通过上述的描述可知，第一功函数层由位于第一器件区I的第二初始功函数层96构成，而第二功函数层由位于第二器件区II的第二初始功函数层96和位于第二器件区II的第一初始功函数92构成，因此，第一功函数层的厚度小于第二功函数层。在其他实施例中，第一功函数层的厚度还能够大于或等于第二功函数层的厚度，在此不做限制。

参见图19，本实施例中，形成第二初始功函数层96之后，半导体结构形成方法还包括：在第一功函数层和第二功函数层上形成填充栅极沟槽31、第一通槽32和第二通槽33的栅电极层，形成位于第一器件区I的第一金属栅极101和位于第二器件区II的第二金属栅极102。

第一金属栅极101横跨第一鳍部11和第一沟道层321且还包围第一沟道层32，第二金属栅极横跨第二鳍部12和第二沟道层322且还包围第二沟道层322。

第一金属栅极101用于在器件工作时控制第一类型晶体管的导电沟道的开启或关断，第二金属栅极102用于在器件工作时控制第二类型晶体管的导电沟道的开启或关断。

本实施例中，栅极沟槽31与第一通槽32和第二通槽33相连通，因此在栅极沟槽31内形成栅电极层之后，栅电极层还位于第一通槽32和第二通槽33，使得栅电极层能够从四周包围第一沟道层321和第二沟道层322，即金栅电极层能够覆盖第一沟道层321和第二沟道层322的上表面、下表面和侧面，且栅电极层还覆盖衬底10的部分顶部。

本实施例中，栅电极层的材料为钨(W)。在其他实施例中，栅电极的材料还可以为铝(Al)、铜(Cu)、汞(Ag)、金(Au)、铂(Pt)、镍(Ni)或钛(Ti)等导电材料。

形成第一金属栅极和第二金属栅极的步骤包括：形成填充栅极沟槽31、第一通槽32和第二通槽33的初始栅电极层，初始栅电极层还覆盖于介电层80的顶面；平坦化初始栅电极层，去除位于介电层80上的初始栅电极层，形成第一金属栅极101和第二金属栅极102。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。